[发明专利]抗核加固D锁存器

权利要求书

1.抗核加固D锁存器，其特征在于，包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12；

晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N24的漏极、晶体管P12的源极和反相器I1的输入端同时连接后，作为锁存器数据信号D的输入端；反相器I1的输出端与晶体管N20的漏极连接；

晶体管N24的源极和晶体管P12的漏极同时连接后，作为锁存器输出信号Q的输出端；晶体管N24的栅极和反相器I2的输入端均作为锁存器时钟信号CLK的输入端；晶体管P12的栅极、反相器I2的输出端和晶体管N1的栅极同时连接；

晶体管N16至N19的栅极均作为锁存器时钟信号CLK的输入端，晶体管N16至N19的源极分别作为节点X1、X3、X5、X7；

晶体管N20至N23的漏极同时连接，晶体管N20至N23的栅极均作为锁存器时钟信号CLK的输入端；晶体管N20至N23的源极分别作为节点X2、X4、X6、X8；

晶体管P4至P7的源极同时接供电电源，晶体管N8至N11的源极同时接电源地；

晶体管P4的栅极作为节点X4、晶体管N4的栅极作为节点X5、晶体管P5的栅极作为节点X1、晶体管N5的栅极作为节点X6、晶体管P6的栅极作为节点X2、晶体管N6的栅极作为节点X7、晶体管P7的栅极作为节点X3、晶体管N7的栅极作为节点X8；

晶体管P4的漏极与晶体管N4的漏极连接，晶体管N4的源极、晶体管N8的漏极和晶体管N11的栅极同时连接后，作为节点X1；

晶体管P5的漏极与晶体管N5的漏极连接，晶体管N5的源极、晶体管N9的漏极和晶体管N8的栅极同时连接后，作为节点X2；

晶体管P6的漏极与晶体管N6的漏极连接，晶体管N6的源极、晶体管N10的漏极和晶体管N9的栅极同时连接后，作为节点X3；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的源极、晶体管N11的漏极和晶体管N10的栅极同时连接后，作为节点X4；

晶体管P8至P11的源极同时接供电电源，晶体管N25至N28的源极同时接电源地；

晶体管P8的漏极、晶体管N12的漏极和晶体管P9的栅极同时连接后，作为节点X5；晶体管N12的源极与晶体管N25的漏极连接，晶体管N12的栅极作为节点X2，晶体管N25的栅极作为节点X4；

晶体管P9的漏极、晶体管N13的漏极和晶体管P10的栅极同时连接后，作为节点X6；晶体管N13的源极与晶体管N26的漏极连接，晶体管N13的栅极作为节点X3，晶体管N26的栅极作为节点X1；

晶体管P10的漏极、晶体管N14的漏极和晶体管P11的栅极同时连接后，作为节点X7；晶体管N14的源极与晶体管N27的漏极连接，晶体管N14的栅极作为节点X3，晶体管N27的栅极作为节点X1；

晶体管P11的漏极、晶体管N15的漏极和晶体管P8的栅极同时连接后，作为节点X8；晶体管N15的源极与晶体管N28的漏极连接，晶体管N15的栅极作为节点X1，晶体管N28的栅极作为节点X3；

晶体管P1的源极接供电电源，晶体管P1的栅极与晶体管N3的栅极连接后，作为节点X2，晶体管P1的漏极与晶体管P2的源极连接，晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极与晶体管N2的栅极连接后，作为节点X4，晶体管P3的漏极与晶体管N1的漏极连接后，作为锁存器输出信号Q的输出端，晶体管P3的栅极作为锁存器时钟信号CLK的输入端，晶体管N1的源极与晶体管N2的漏极连接，晶体管N2的源极与晶体管N3的漏极连接，晶体管N3的源极接电源地。

2.根据权利要求1所述的抗核加固D锁存器，其特征在于，时钟信号CLK为高电平“1”时，锁存器导通；时钟信号CLK为低电平“0”时，锁存器锁存。

3.根据权利要求2所述的抗核加固D锁存器，其特征在于，

锁存器锁存低电平“0”时，锁存器敏感节点为X2，X4，X5，X6，X7，X8；

锁存器锁存高电平“1”时，其敏感节点为X1，X3，X5，X6，X7，X8。

4.根据权利要求1所述的抗核加固D锁存器，其特征在于，包括正常工作状态和容错工作状态。