[发明专利]抗核加固D锁存器

说明书

抗核加固D锁存器，属于集成电路可靠性中的抗核加固领域。解决了现有抗辐照D锁存器需要较多硬件、功耗高、延迟时间长以及无法对已翻转的双节点进行容错的问题。本发明包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12，所用器件少，体积小，结构简单，由于所用器件少，从而降低整个锁存器的功耗及拥有较低的硬件开销。锁存器输入端的信号只通过一个传输门就可以传输到输出端口，数据传输时间短，还能够实现对任意单节点和双节点翻转的容错，从而实现抗单节点和双节点翻转的容错保护。本发明可以为高辐射环境(如航天航空以及地面核电站等)中集成电路芯片的应用提供保护。

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

数字D锁存器在时序数字电路中具有很重要的作用，其锁存的信息可以支持供下一级电路使用。但是，如果保存信息的节点受到外界辐射粒子的干扰发生改变，将会影响后续电路的功能，从而导致整个电路系统发生错误。

现有的抗辐照D锁存器可实现抵抗外界辐射粒子的干扰，但是只是简单的复制多个单元，采用三模冗余的方式甚至四模冗余的方式来进行加固，虽然可实现抗双节点翻转，但存在抗双节点翻转的能力差，甚至无法对已翻转的双节点进行容错，另一方面现有的抗辐照D锁存器需要较多硬件(高达102个晶体管)、功耗高、延迟时间长的缺点，因此，以上问题亟需解决。

发明内容

本发明是为了解决现有抗辐照D锁存器需要较多硬件、功耗高、延迟时间长以及无法对已翻转的双节点进行容错的问题，从而提供了一种新型的抗核加固D锁存器。

抗核加固D锁存器，包括两个反相器I1、I2，28个NMOS晶体管N1至N28，以及12个PMOS晶体管P1至P12；

晶体管N16的漏极、晶体管N17的漏极、晶体管N18的漏极、晶体管N19的漏极、晶体管N24的漏极、晶体管P12的源极和反相器I1的输入端同时连接后，作为锁存器数据信号D的输入端；反相器I1的输出端与晶体管N20的漏极连接；

晶体管N24的源极和晶体管P12的漏极同时连接后，作为锁存器输出信号Q的输出端；晶体管N24的栅极和反相器I2的输入端均作为锁存器时钟信号CLK的输入端；晶体管P12的栅极、反相器I2的输出端和晶体管N1的栅极同时连接；

晶体管N16至N19的栅极均作为锁存器时钟信号CLK的输入端，晶体管N16至N19的源极分别作为节点X1、X3、X5、X7；

晶体管N20至N23的漏极同时连接，晶体管N20至N23的栅极均作为锁存器时钟信号CLK的输入端；晶体管N20至N23的源极分别作为节点X2、X4、X6、X8；

晶体管P4至P7的源极同时接供电电源，晶体管N8至N11的源极同时接电源地；

晶体管P4的栅极作为节点X4、晶体管N4的栅极作为节点X5、晶体管P5的栅极作为节点X1、晶体管N5的栅极作为节点X6、晶体管P6的栅极作为节点X2、晶体管N6的栅极作为节点X7、晶体管P7的栅极作为节点X3、晶体管N7的栅极作为节点X8；

晶体管P4的漏极与晶体管N4的漏极连接，晶体管N4的源极、晶体管N8的漏极和晶体管N11的栅极同时连接后，作为节点X1；

晶体管P5的漏极与晶体管N5的漏极连接，晶体管N5的源极、晶体管N9的漏极和晶体管N8的栅极同时连接后，作为节点X2；

晶体管P6的漏极与晶体管N6的漏极连接，晶体管N6的源极、晶体管N10的漏极和晶体管N9的栅极同时连接后，作为节点X3；

晶体管P7的漏极与晶体管N7的漏极连接，晶体管N7的源极、晶体管N11的漏极和晶体管N10的栅极同时连接后，作为节点X4；