[发明专利]一种基于FPGA的动态可重配置视频缩放器

权利要求书

1.一种基于FPGA的动态可重配置视频缩放器，其特征在于：包括输入视频检测、缩放地址遍历、缩放地址映射、帧缓存视频数据选择、计算输入缓存、帧缓存、计算视频数据选择、延时、抗锯齿计算、输出视频数据选择以及缩放模式识别单元；

所述缩放模式识别单元的输出端通过指令信号线与缩放地址遍历单元、缩放地址映射单元、帧缓存视频数据选择单元、计算视频数据选择单元以及输出视频数据选择单元的控制输入端相连，所述的缩放模式识别单元解析计算外部给定的缩放指令生成缩放模式控制指令和缩放计算参数；

所述帧缓存视频数据选择单元的数据输入端与外部输入视频信号数据线以及抗锯齿计算单元的输出信号数据线相连，数据输出端与帧缓存单元的数据输入端相连，实现根据指令信号线状态选择不同的输入数据到帧缓存单元；

所述计算视频数据选择单元的数据输入端与计算输入缓存单元输出信号数据线以及帧缓存单元输出信号数据线相连，数据输出端与抗锯齿计算单元输入端相连，实现根据指令信号线状态选择不同的计算数据到抗锯齿计算单元；

所述输出视频数据选择单元的数据输入端与抗锯齿计算单元的输出信号数据线以及帧缓存单元的输出信号数据线相连，数据输出端直接输出缩放结果，实现根据指令信号线状态选择不同的输出数据；

所述输入视频检测单元输入端与外部输入视频信号数据线相连，实现对输入视频当前行列地址的检测；

所述缩放地址遍历单元的输入端与输入视频检测单元的输出端相连，输出端与缩放地址映射单元相连，生成缩放后视频行列地址；

所述缩放地址映射单元的输出端与计算输入缓存单元以及帧缓存单元的读取地址输入信号端口相连，并与延时单元的输入端相连；

所述缩放地址映射单元根据输入的缩放模式配置参数(f_x、f_y)和缩放后视频画面的行列地址值(x’，y’)计算生成缩放前映射行列地址值(x，y)与缩放插值计算系数(u、v)：x＝x’*f_x；y＝y’*f_y；u＝x–〈x’〉；v＝y–〈y’〉；式中〈〉表示向下取整计算，x、x’表示缩放前后的列数，y、y’表示缩放前后的行数，f_x表示列数缩放比例，f_y表示行数缩放比例；

所述计算输入缓存单元实现将输入视频按照奇偶行、奇偶列分开的形式存储；所述帧缓存单元用于存储一帧缩放源视频或者缩放后视频；

所述延时单元输出端与抗锯齿计算单元相连，实现抗锯齿计算输入视频数据与计算系数的计算时钟对齐；

所述抗锯齿计算单元用于减轻缩放计算过程中画面的锯齿效应。

2.根据权利要求1所述一种基于FPGA的动态可重配置视频缩放器，其特征在于：所述抗锯齿计算单元采用双线性插值算法。

3.根据权利要求1所述一种基于FPGA的动态可重配置视频缩放器，其特征在于：所述视频缩放器逻辑架构基于FPGA或者CPLD实现。

4.根据权利要求1所述一种基于FPGA的动态可重配置视频缩放器，其特征在于：所述计算输入缓存单元由四片相同大小、相同类型的双口缓存区组成，所述帧缓存单元由外置存储实现。