[发明专利]一种基于FPGA的动态可重配置视频缩放器

说明书

本发明提出一种基于FPGA的动态可重配置视频缩放器，包括输入视频检测、缩放地址遍历、缩放地址映射、帧缓存视频数据选择、计算输入缓存、帧缓存、计算视频数据选择、延时、抗锯齿计算、输出视频数据选择以及缩放模式识别单元。缩放模式识别单元根据给定的缩放参数生成缩放模式控制指令(数据流控制标志)和缩放计算参数，数据流控制标志通过控制三个视频数据选择单元实现对视频缩放系统的动态重构，从而实现视频缩放延时的大幅缩减以及视频缩放器对帧缓存读写带宽需求的有效减少。本发明的可配置视频缩放器具有参数可在线配置、结构可动态变化等灵活特性。

技术领域

本发明涉及一种基于FPGA的动态可重配置视频缩放器，属于显示设备中字符视频图像处理技术领域。

背景技术

平视显示器把需要显示的符号与前视红外或者光电雷达采集到的视频叠加在一起之后投射到驾驶员的正前方视场中，而符号与视频叠加过程中由于视场的不同，需要对采集的视频进行缩放处理，缩放是视频叠加处理的第一步。缩放计算的灵活性、计算资源的需求决定了平视显示器系统实现的复杂度。同时缩放计算延时也直接影响了平视显示器叠加采集视频的延时。

目前的视频缩放器直接依赖GPU实现，其实现延时在33毫秒以上，已经无法满足新的指标要求。

发明内容

为解决现有技术存在的问题，本发明提出一种基于FPGA的动态可重配置视频缩放器，以减少视频缩放延时，同时降低视频缩放器对帧缓存的读写带宽需求。

本发明的技术方案为：

所述一种基于FPGA的动态可重配置视频缩放器，其特征在于：包括输入视频检测、缩放地址遍历、缩放地址映射、帧缓存视频数据选择、计算输入缓存、帧缓存、计算视频数据选择、延时、抗锯齿计算、输出视频数据选择以及缩放模式识别单元；

所述缩放模式识别单元的输出端通过指令信号线与缩放地址遍历单元、缩放地址映射单元、帧缓存视频数据选择单元、计算视频数据选择单元以及输出视频数据选择单元的控制输入端相连，所述的缩放模式识别单元解析计算外部给定的缩放指令生成缩放模式控制指令和缩放计算参数；

所述帧缓存视频数据选择单元的数据输入端与外部输入视频信号数据线以及抗锯齿计算单元的输出信号数据线相连，数据输出端与帧缓存单元的数据输入端相连，实现根据指令信号线状态选择不同的输入数据到帧缓存单元；

所述计算视频数据选择单元的数据输入端与计算输入缓存单元输出信号数据线以及帧缓存单元输出信号数据线相连，数据输出端与抗锯齿计算单元输入端相连，实现根据指令信号线状态选择不同的计算数据到抗锯齿计算单元；

所述输出视频数据选择单元的数据输入端与抗锯齿计算单元的输出信号数据线以及帧缓存单元的输出信号数据线相连，数据输出端直接输出缩放结果，实现根据指令信号线状态选择不同的输出数据；

所述输入视频检测单元输入端与外部输入视频信号数据线相连，实现对输入视频当前行列地址的检测；

所述缩放地址遍历单元的输入端与输入视频检测单元的输出端相连，输出端与缩放地址映射单元相连，生成缩放后视频行列地址；

所述缩放地址映射单元的输出端与计算输入缓存单元以及帧缓存单元的读取地址输入信号端口相连，并与延时单元的输入端相连，实现缩放后视频行列地址与缩放源视频行列地址的反向映射计算，并生成缩放插值计算系数；

所述计算输入缓存单元实现将输入视频按照奇偶行、奇偶列分开的形式存储；所述帧缓存单元用于存储一帧缩放源视频或者缩放后视频；

所述延时单元输出端与抗锯齿计算单元相连，实现抗锯齿计算输入视频数据与计算系数的计算时钟对齐；

所述抗锯齿计算单元用于减轻缩放计算过程中画面的锯齿效应。