[发明专利]半导体器件

权利要求书

1.一种半导体器件，包括：

合成信号生成电路，该合成信号生成电路被配置为响应于在读取操作期间顺序生成的第一读取脉冲和第二读取脉冲而生成寄存器合成信号；

列控制电路，该列控制电路被配置为响应于所述第一读取脉冲和所述第二读取脉冲而生成用于分别选择核心电路的第一存储体组和第二存储体组的第一存储体选择信号和第二存储体选择信号中的任何一个；以及

控制信号生成电路，该控制信号生成电路被配置为响应于所述寄存器合成信号来生成用于控制模式寄存器的输出操作的控制信号。

2.根据权利要求1所述的半导体器件，

其中，所述第一存储体选择信号和所述第二存储体选择信号分别通过第一存储器输入/输出线和第二存储器输入/输出线进行传输；

其中，所述控制信号通过寄存器输入/输出线进行传输；并且

其中，所述第一存储器输入/输出线和所述第二存储器输入/输出线的长度大于所述寄存器输入/输出线的长度。

3.根据权利要求1所述的半导体器件，

其中，所述第一存储体选择信号和所述第二存储体选择信号中的每一个包括具有第一脉冲宽度的脉冲；

其中，所述控制信号包括具有第二脉冲宽度的脉冲；并且

其中，所述第一脉冲宽度被设置为大于所述第二脉冲宽度。

4.根据权利要求1所述的半导体器件，其中，所述合成信号生成电路响应于在所述读取操作期间顺序生成的所述第一读取脉冲和所述第二读取脉冲而生成读取合成信号，并且响应于在模式寄存器读取操作期间生成的寄存器使能信号而中断所述读取合成信号的生成。

5.根据权利要求4所述的半导体器件，其中，所述列控制电路被配置为响应于所述第一读取脉冲、所述第二读取脉冲和所述读取合成信号，生成用于分别选择所述核心电路的所述第一存储体组和所述第二存储体组的所述第一存储体选择信号和所述第二存储体选择信号中的任何一个。

6.根据权利要求4所述的半导体器件，其中，所述合成信号生成电路包括：

读取合成前置信号生成电路，该读取合成前置信号生成电路被配置为生成响应于所述第一读取脉冲和所述第二读取脉冲中的任何一个而被使能的读取合成前置信号；

传输控制信号生成电路，该传输控制信号生成电路被配置为响应于所述读取合成前置信号而锁存所述寄存器使能信号，以输出所述寄存器使能信号的锁存信号作为传输控制信号；

信号传输电路，该信号传输电路被配置为响应于所述传输控制信号而输出所述读取合成前置信号作为所述读取合成信号，或者被配置为响应于所述传输控制信号而中断所述读取合成前置信号的输入；以及

缓冲电路，该缓冲电路被配置为缓冲所述读取合成前置信号，以输出所述读取合成前置信号的缓冲信号作为所述寄存器合成信号。

7.根据权利要求6所述的半导体器件，其中，所述读取合成前置信号生成电路包括：

第一延迟电路，该第一延迟电路被配置为延迟所述第一读取脉冲以生成第一读取延迟信号；

第二延迟电路，该第二延迟电路被配置为延迟所述第二读取脉冲以生成第二读取延迟信号；以及

第一逻辑电路，该第一逻辑电路被配置为生成响应于所述第一读取延迟信号和所述第二读取延迟信号中的任何一个而被使能的所述读取合成前置信号。

8.根据权利要求4所述的半导体器件，其中，所述列控制电路包括：

地址分类电路，该地址分类电路被配置为响应于所述第一读取脉冲从命令/地址信号生成第一存储体地址和第二存储体地址，并被配置为响应于所述第二读取脉冲从所述命令/地址信号生成第一内部存储体地址和第二内部存储体地址；以及

存储体选择信号生成电路，该存储体选择信号生成电路被配置为响应于所述读取合成信号从所述第一存储体地址或所述第一内部存储体地址生成所述第一存储体选择信号，并被配置为响应于所述读取合成信号从所述第二存储体地址或所述第二内部存储体地址生成所述第二存储体选择信号。