[发明专利]半导体器件

说明书

一种半导体器件，包括：处理块，包括一个或多个知识产权块；扫描链块，电连接到知识产权块，其中，扫描链块具有扫描输入端和扫描输出端；模式生成电路，生成具有多个比特的数据模式并将数据模式输入到扫描链块的扫描输入端；分析电路，基于从扫描链块的扫描输出端输出的结果模式来确定每个知识产权块的劣化程度。

本申请要求于2018年2月12日提交到韩国知识产权局的第10-2018-0016936号韩国专利申请的权益，该韩国专利申请的公开通过引用完整地包含于此。

技术领域

本公开涉及一种半导体器件。

背景技术

半导体电路的劣化会导致性能劣化或系统错误。因此，有必要确定或测量半导体电路的劣化程度。然而，添加诸如工艺电压温度(PVT)传感器的单独的装置来测量劣化程度增加了产品的面积，并且增加了由产品消耗的功率。

发明内容

本公开的多个方面提供一种半导体器件，所述半导体器件可使用片上系统(SoC)的扫描链容易地确定或测量劣化程度。

然而，本公开的多个方面并不限制于上面所阐述的内容。通过参照在下面给出的本公开的具体实施方式，本公开的上述和其他方面对本公开所属领域的普通技术人员来说将变得更清楚。

根据本公开的一个方面，提供一种半导体器件，包括：处理块，包括一个或多个知识产权(IP)块；扫描链块，电连接到所述一个或多个IP块，其中，扫描链块包括扫描输入(SI)端和扫描输出(SO)端；模式生成电路，生成具有多个比特的数据模式，并将数据模式输入到扫描链块的扫描输入(SI)端；分析电路，基于从扫描链块的扫描输出(SO)端输出的结果模式，确定所述一个或多个IP块中的每一个的劣化程度。

数据模式包括第一值和第二值被规则地重复的比特模式，并且分析电路被配置为：通过将输入到SI端的比特模式与从SO端输出的结果模式进行比较，来确定所述一个或多个IP块中的每一个的劣化程度。

模式生成电路被配置为：将具有用于引起每个IP块的失败的超频频率的数据模式输入到SI端；分析电路被配置为：基于从SO端输出的结果模式确定每个IP块的劣化程度。

模式生成电路被配置为：生成具有第一频率的第一数据模式和具有与第一频率不同的第二频率的第二数据模式，并将第一数据模式和第二数据模式输入到SI端；分析电路被配置为：基于响应于具有第一频率的第一数据模式而从SO端输出的第一结果模式和响应于具有第二频率的第二数据模式而从SO端输出的第二结果模式，来确定所述一个或多个IP块中的每一个的劣化程度。

分析电路被配置为：通过将在第一时刻从SO端获得的第一结果模式与在第二时刻从SO端获得的第二结果模式进行比较，来确定所述一个或多个IP块中的每一个的劣化程度，其中，第二时刻与第一时刻不同。

模式生成电路包括高频时钟发生器，并且模式生成电路被配置为：使用从高频时钟发生器输出的时钟信号来生成数据模式，并将从高频时钟发生器输出的时钟信号提供给处理块。

所述半导体器件还包括：频率控制电路，被配置为：基于确定的劣化程度，调节提供给所述一个或多个IP块中的每一个的时钟信号的频率。

所述半导体器件还包括：电压控制电路，被配置为：基于确定的劣化程度，调节提供给所述一个或多个IP块中的每一个的驱动电压。

所述一个或多个IP块包括第一IP块和第二IP块，其中，扫描链块包括电连接到第一IP块的第一扫描链和电连接到第二IP块的第二扫描链，其中，分析电路被配置为：通过将数据模式输入到第一扫描链来确定第一IP块的劣化程度，或通过将数据模式输入到第二扫描链来确定第二IP块的劣化程度。