[发明专利]半导体器件

说明书

本发明提供一种半导体器件。所述半导体器件包括：锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号。所述半导体器件还包括：管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据。所述半导体器件另外包括：数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据。

相关申请的交叉引用

本申请要求于2018年4月23日向韩国知识产权局提交的申请号为10-2018-0047008的韩国专利申请的优先权，其通过引用整体并入本文。

技术领域

本公开的实施例涉及一种通过使用管道锁存器来输出数据的半导体器件。

背景技术

通常，包括DDR SDRAM(双倍数据速率同步DRAM)的半导体存储器件响应于从外部芯片组输入的命令来执行数据读取操作和写入操作。为了使半导体存储器件执行这种读取操作和写入操作，应在其中提供各种电路。在它们之中，存在用于有效控制大量数据的管道锁存电路。通常，作为被配置为在期望的定时处储存和输出多个输入信号中的每一个输入信号的电路的管道锁存电路被包括在半导体器件中。管道锁存电路可以增加内部电路之间的或半导体器件的外部器件与半导体器件的内部电路之间的信号传输和接收能力。本公开的背景技术公开在韩国未审查专利公开号10-2015-0014611中。

发明内容

在一个实施例中，一种半导体器件可以包括：锁存控制电路，其被配置为生成响应于潜伏信号而被使能的锁存输入信号，并被配置为生成响应于顺序控制信号而被使能的锁存输出信号。所述半导体器件还可以包括：管道锁存电路，其被配置为响应于管道输入信号来锁存输入数据，并被配置为响应于管道输出信号来输出锁存的输入数据以作为锁存数据。所述半导体器件可以额外地包括：数据输出电路，其被配置为响应于所述锁存输入信号来锁存所述锁存数据，并被配置为响应于所述锁存输出信号来输出锁存的锁存数据以作为输出数据，其中通过响应于所述锁存输出信号对所述锁存数据执行对准操作来输出所述输出数据。

在一个实施例中，一种半导体器件可以包括：管道控制电路，其被配置为生成响应于读取信号而被顺序使能的第一管道输入信号至第四管道输入信号，并被配置为生成响应于潜伏信号而与内部时钟同步地被顺序使能的第一管道输出信号至第四管道输出信号。所述半导体器件还可以包括：管道锁存电路，其被配置为响应于所述第一管道输入信号至所述第四管道输入信号来锁存第一输入数据至第四输入数据，并被配置为响应于所述第一管道输出信号至所述第四管道输出信号来输出锁存的第一输入数据至第四输入数据以作为第一锁存数据至第四锁存数据。所述半导体器件可以额外地包括：数据输出电路，其被配置为响应于锁存输入信号来锁存所述第一锁存数据至所述第四锁存数据，并被配置为响应于第一锁存输出信号至第四锁存输出信号来输出锁存的第一锁存数据至第四锁存数据以作为第一输出数据至第四输出数据。

附图说明

图1示出了图示根据一个实施例的半导体器件的配置的框图。

图2示出了图示图1所示的半导体器件中包括的管道控制电路的配置的框图。

图3示出了图示图2所示的管道控制电路中包括的管道输入信号生成电路的配置的电路图。

图4示出了图示图2所示的管道控制电路中包括的管道输出信号生成电路的配置的电路图。

图5示出了图示图1所示的半导体器件中包括的锁存控制电路的配置的框图。

图6示出了图示图5所示的锁存控制电路中包括的锁存输入信号生成电路的配置的电路图。

图7示出了图示图5所示的锁存控制电路中包括的锁存输出信号生成电路的配置的电路图。