[发明专利]采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构

权利要求书

1.一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，包括：第一与第二灵敏放大器、由传输门组成的第一与第二输出选择电路和一个电压跟随电路；其中，第一灵敏放大器、第一输出选择电路、电压跟随电路、第二输出选择电路及第二灵敏放大器依次连接，且传输门组成的输出选择电路还与第二灵敏放大器连接；

通过第一灵敏放大器对两条位线电压对比，输出的电压差信号会控制第一输出选择电路选择位线电压较高的一端与电压跟随电路相连接，其中，位线电压较高也即泄漏电流较小，同时，第一输出选择电路还将选择的位线电压输入至第二灵敏放大器的一个差分输入管；之后，被跟随的位线的电压经过电压跟随电路产生两个跟随电压并经过第二输出选择电路选择后，输出其中一个跟随电压至第二灵敏放大器的另一个差分输入管，所述第二灵敏放大器将位线电压与跟随电压进行比较，产生输出信号，完成数据读取；

其中，所述电压跟随电路包括：8个PMOS管，记为P0～P7，以及4个电容，记为C1～C4，其中：

PMOS管P0的栅极接信号P，源极接VDD，信号P为低电平信号；PMOS管P1的栅极接信号PR，源极接第一输出选择电路的输出信号V，信号PR为高电平信号；电容C1的一端接PMOS管P0与PMOS管P1的漏极，另一端接PMOS管P2的漏极和PMOS管P3的源极；PMOS管P2的栅极接信号P，源极接PMOS管P4的漏极；PMOS管P3的栅极接信号PR，电容C3的两端分别接PMOS管P3的漏极和VSS；PMOS管P6的栅极接信号P，源极接VDD；PMOS管P5的栅极接信号PR，源极接第一输出选择电路的输出信号V；电容C2的一端接PMOS管P5与PMOS管P6的漏极和PMOS管P4的源极，另一端接PMOS管P7的源极；PMOS管P4的栅极接信号P，漏极接PMOS管P2的源极；PMOS管P7的栅极接信号PR，电容C4的两端分别接PMOS管P7的漏极和VSS；所述信号PR表示高电平信号，信号P表示低电平信号，PMOS管P3漏极的电压记为V2，PMOS管P7漏极的电压记为V1。

2.根据权利要求1所述的一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，电路操作分为如下三个阶段：位线预充阶段、泄漏电流检查阶段和数据读取阶段；其中：

位线预充阶段：在此阶段位线电压先被预充到电源电压，然后关闭预充电电路；此时位线上存在的泄漏电流会使位线电压下降，由于两根位线上泄漏电流不同，各自下降的电压也不同，从而形成由于泄漏电流造成的电压差；在此阶段，存储单元字线为低电压，存储单元未打开；

泄漏电流检查阶段：在形成一定大小的由于泄漏电流造成的电压差后，所述第一灵敏放大器打开，对位线电压差进行放大，根据电压差的极性不同，输出的信号会控制输出选择电路选择泄漏电流较小的一端与电压跟随电路相连接；在此阶段，存储单元依旧未打开；

数据读取阶段：根据第一灵敏放大器输出信号选择两条位线中泄漏电压较小的那条位线进行跟随并且把这条位线的电压作为第二灵敏放大器的输入电压；当存储单元字线电压升为高电压，存储单元打开，与存储单元中存储数据0的节点相连接的位线放电开始增加，此时放电电流为I_leakage0+I_cell，其中，I_leakage0为位线的泄漏电流，I_cell为位线放电电流；而与存储单元中存储数据1的节点相连接的位线的泄漏电流为I_leakage1；跟随电路输出跟随电压；根据存储单元存储内容选择是V1或V2作为跟随电压输出，位线放电到一定电压后，打开第二灵敏放大器，第二灵敏放大器将位线电压和跟随电压进行比较，产生输出信号，完成数据读取。

3.根据权利要求1或2所述的一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，其特征在于，跟随电压选择通过读0和读1来确定：当读0时，选择跟随电压V2与位线电压比较的结果作为输出，由于位线电压大于跟随电压V2，输出为0；当读1时，选择跟随电压V1与位线电压比较的结果作为输出，由于位线电压小于V1，输出为1。