[发明专利]采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构

说明书

本发明公开了一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败，增强SRAM的稳定性同时降低了读延迟，提高了SRAM的读取速度。相比于现有技术中的SA电路，本方案提供的电路结构拥有更加稳定的性能，读数据所需要的时间在不同的位线泄漏电流下，变化不是很大，有很好的稳定性；并且在读取数据的时间上相比于现有技术中的SA电路，抗泄漏电流能力提高了412.8％，读取时间减少了290％。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构。

背景技术

按比例缩小的互补金属氧化物半导体(Complementary Metal OxideSemiconductor，缩写为CMOS)工艺技术，提高了CMOS管性能的同时也降低了它的面积。但伴随的是CMOS管栅极氧化层变薄，这将会增大栅极的泄漏电流。工艺的缩小也会造成CMOS管阈值电压的下降，阈值电压越低，亚阈值泄漏电流越大。逐渐增大的泄漏电流将会对SRAM的操作造成影响。位线上的泄漏电流将会造成读时间的延长，严重的会造成读数据的错误。

为有效地解决位线泄漏电流造成的问题，到目前为止，电路结构上的解决方法可以概括为以下两种：

(1)位线泄漏电流补偿

可以通过在两条位线上加入一个补偿电路来减小泄漏电流对于数据读取的影响。如图1所示，为BLC电路的结构；这一方法主要是先对两条位线进行预充电，都充电到高电平，然后字线打开，由于位线上存在泄漏电流和工作电流，通过对于两条位线电压进行正反馈操作，使得电压低的一端电压更低，电压高的一端电压更高。使得泄漏电流对读取速度的影响降到最低，加快读取的速度。但是也存在一定的缺点，当泄漏电流大于工作电流时，会造成读取错误。

(2)改变单元结构

另外一种方法是通过改变单元的结构来减小泄漏，在整个SRAM中，存储单元所占的面积是最大的。有时会采用读写分离或者使用单端输入输出来减小泄漏。如图2所示采用的就是单端5T结构，单端5T是在传统的4T存储单元上进行修改，它的互补位线是通过反相器产生的。由于存储单元中存‘0’和存‘1’端实际上只与一根位线连接，所以这根位线上产生的泄漏电流较小，同时为了解决5T单元位线上泄漏电流的影响，加入了位线辅助电路。即当由于泄漏电流造成位线下降到一定电压之后，与设定的参考电压进行比较，若大于参考电压，再进行二次充电以补偿电压的下降。虽然使用5T面积上比6T还要小，但是采用二次预充，增加了读取时间的同时也增加了功耗。

发明内容

本发明的目的是提供一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，能够有效的抵抗由于位线泄漏电流引起的SRAM读取效率的降低和读失败，增强SRAM的稳定性同时降低了读延迟，提高了SRAM的读取速度。

本发明的目的是通过以下技术方案实现的：

一种采用两个灵敏放大器技术抵抗位线泄漏电流的电路结构，包括：第一与第二灵敏放大器、由传输门组成的第一与第二输出选择电路和一个电压跟随电路；其中，第一灵敏放大器、第一输出选择电路、电压跟随电路、第二输出选择电路及第二灵敏放大器依次连接，且传输门组成的输出选择电路还与第二灵敏放大器连接；

通过第一灵敏放大器对两条位线电压对比，输出的电压差信号会控制第一输出选择电路选择位线电压较高的一端与电压跟随电路相连接，其中，位线电压较高也即泄漏电流较小，同时，第一输出选择电路还将选择的位线电压输入至第二灵敏放大器的一个差分输入管；之后，被跟随的位线的电压经过电压跟随电路产生两个跟随电压并经过第二输出选择电路选择后，输出其中一个跟随电压至第二灵敏放大器的另一个差分输入管，所述第二灵敏放大器将位线电压与跟随电压进行比较，产生输出信号，完成数据读取。