[发明专利]一种改善多路突发信号接收性能的伪码设计方法

权利要求书

1.一种改善多路突发信号接收性能的伪码设计方法，其特征在于，包括：

生成主扩频码，并存储在RAM1中；

生成副扩频码，并存储在RAM2中；

主扩频码周期个数为N2个，在每个主扩频码周期结束部分插入具有若干个码片的副扩频码序列，得到变周期伪码；其中，N2个插入的副扩频码序列的长度之间关系为满足公差为d的等差数列。

2.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，生成主扩频码，并存储在RAM1中，包括：

根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的主扩频码，产生伪码码片的个数为N1个，存储在RAM1中，存储的地址为0到N1-1。

3.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，生成副扩频码，并存储在RAM2中，包括：

根据产生伪码多项式与伪码初相，生成伪码速率为X MHz的副扩频码，产生伪码码片的个数为d×(1+N2)×N2/2个，存储在RAM2中，存储的地址为0到d×(1+N2)×N2/2-1；其中，N2表示主扩频码周期个数。

4.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，在每个主扩频码周期结束部分插入具有若干个码片的副扩频码序列，得到变周期伪码，包括：

对RAM1和RAM2进行初始化；

从RAM1中读取主扩频码，读取地址为0到N1-1；

从RAM2中读取副扩频码，读取地址为：(k-1)×k×d/2到(k+1)×d×k/2-1；其中，k表示主扩频码读取周期个数；

将读取的副扩频码插入到读取的每个主扩频码的周期结束部分，得到变周期伪码。

5.根据权利要求4所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，对RAM1和RAM2进行初始化，包括：

将RAM1和RAM2读取地址初始化为0，将主扩频码读取周期个数k初始化为1。

6.根据权利要求4所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，

以时钟X MHz读取存储在RAM1中的主扩频码，读取个数为N1，读取地址为0到N1-1；

以时钟X MHz读取存储在RAM2中的副扩频码，读取个数为k×d个，读取地址为(k-1)×k×d/2到(k+1)×d×k/2-1；

将读取的副扩频码插入读取的主扩频码尾部；

判断读取的主扩频码个数k是否等于N2；

若相等，得到变周期伪码；

若不相等，则执行k+1，然后跳转到从RAM1中读取主扩频码步骤。

7.根据权利要求1所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，还包括：

用GOLD序列生成副扩频码，用matlab工具进行主扩频码的自相关性计算、主扩频码与副扩频的互相关性计算；根据相关计算结果，用主扩频码自相关计算主瓣的峰值减去互相关计算的最大值得到计算结果，如果计算结果大于15dB即可满足副扩频码码型的选择，否则需要重新选择副扩频码码型与初始相位。

8.根据权利要求2或3所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，还包括：

根据实际通信系统的设计参数，确定X的取值。

9.根据权利要求2所述的改善多路突发信号接收性能的伪码设计方法，其特征在于，

N1的取值为正整数，当主扩频序列为m序列与GOLD序列时，N1的取值为2ⁿ-1；其中，n为正整数，表示产生伪码寄存器的长度。