[发明专利]半导体器件及其制造方法

说明书

本申请涉及半导体器件及其制造方法。提供以下半导体器件以提高其可靠性。在包括半导体衬底、绝缘层和半导体层的SOI衬底中，在半导体层中形成扩散区域，并且在扩散区域上形成与扩散区域电连接的插塞。在半导体衬底内形成元件隔离部分，并在元件隔离部分中形成沟槽。沟槽的底部的最低部分低于半导体衬底的表面，并且在沟槽的侧部部分中形成侧壁间隔物以覆盖绝缘层的侧表面。结果，即使当插塞形成在偏离位置时，也可以抑制半导体衬底和半导体层导通的缺点。

相关申请的交叉引用

2017年12月12日提交的日本专利申请No.2017-237714的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。

技术领域

本发明涉及半导体器件及其制造方法，并且例如，涉及有效地适用于使用SOI衬底的半导体器件的技术。

背景技术

作为被设计用于小功耗的半导体器件，存在一种在绝缘体上硅(SOI)衬底上形成金属绝缘体半导体场效应晶体管(MISFET)的技术，所述SOI衬底包括半导体衬底、在半导体衬底上形成的绝缘层以及在绝缘层上形成的硅层。形成在SOI衬底上的MISFET可以减小由硅层中形成的扩散区域引起的寄生电容。这可以提高MISFET的操作速度并降低功耗。

此外，在使用SOI衬底的半导体器件中，存在以下情况：其中以混合的方式安装SOI-MISFET和体MISFET，SOI-MISFET形成在硅层上，而体MISFET形成在从其去除硅层和绝缘层的半导体衬底(体衬底)上。

例如，日本未审查专利申请公开No.2014-143269公开了一种以混合方式具有上述SOI-MISFET和体MISFET的半导体器件以及调节SOI-MISFET和体MISFET之间的隔离绝缘膜的表面的高度的技术。

此外，日本未审查专利申请公开No.2014-38878公开了如下技术：在上述SOI-MISFET中，使用第一侧壁间隔物在硅层上形成成为源极区域和漏极区域的外延层，然后去除第一侧壁间隔物，以及在外延层的顶表面和侧表面上连续地形成第二侧壁间隔物。

日本未审查专利申请公开No.2014-236097公开了如下技术：通过形成被设计在硅层上、宽度大于硅层的、成为源极区域或者漏极区域的外延层，防止当插塞被形成在偏离位置时插塞被连接到半导体衬底。

发明内容

在SOI衬底上形成的MISFET中，通过不仅向形成在硅层上的栅极电极施加电压而且还对形成在半导体衬底上的阱区域施加电压来控制MISFET的驱动电流。这里，当用于与MISFET的源极区域或漏极区域耦合的插塞在偏离位置中被形成为与半导体衬底接触时，在MISFET中发生故障。

根据说明书和附图的描述，其他问题和新颖特征将显而易见。

根据一个实施例，一种半导体器件包括半导体衬底、绝缘层和半导体层。半导体器件包括形成在半导体层中的杂质区域、电连接到杂质区域的插塞以及形成在半导体衬底中的元件隔离部分。这里，在元件隔离部分中形成沟槽，沟槽底部的最低部分低于半导体衬底的表面，并且在沟槽的侧表面中形成第一侧壁间隔物以覆盖半导体衬底的侧表面和绝缘层的侧表面。

根据一个实施例，可以提高半导体器件的可靠性。

附图说明

图1是示出根据第一实施例的半导体器件的平面图。

图2是沿着图1中的线A-A和线B-B截取的根据第一实施例的半导体器件的截面图。

图3是沿图1中的线C-C截取的根据第一实施例的半导体器件的截面图。

图4是示出根据第一实施例的半导体器件的截面图的重要部分的放大图。

图5是示出考虑示例的半导体器件的截面图。