[发明专利]带有纠错和自动应答机制的并行总线串行互联扩展方法

权利要求书

1.一种带有纠错和自动应答机制的并行总线串行互联扩展方法，其特征在于：通过一块主FPGA连接CPU和多块从FPGA；主FPGA内部包括与CPU直接互连的并行总线接口和多个主串行接口控制电路，每块从FPGA内部均包括从串行接口和并行总线接口；CPU通过总线访问主FPGA内部的寄存器；主FPGA中的多个主串行接口控制电路对应多组寄存器，CPU通过总线直接控制某一组寄存器，通过对应的主串行接口控制电路向与之串行互连的从FPGA中的从串行接口控制电路发送存储访问命令；该命令在从串行接口控制电路中首先通过校验计算检查是否存在通信差错，如果错误则重新发送该命令，如果正确无误，则根据存储访问命令中的地址信息和操作命令，以和主FPGA内部CPU总线相同的操作时序访问从FPGA内部的寄存器；操作完成后，从FPGA内部的接口控制电路自动生成一个应答分组，其中包括此次操作是否正确完成，如果是读操作则同时返回读出的数据；主串行接口控制电路接收到此应答信息，将结果写入寄存器供CPU查询处理。

2.根据权利要求1所述的带有纠错和自动应答机制的并行总线串行互联扩展方法，其特征在于：所述主FPGA中的多个主串行接口控制电路，每个主串行接口控制电路对应一组寄存器；CPU通过寄存器操作，控制对应的主串行接口控制电路向与之串行互联的从FPGA发送短命令分组，命令分组中包括对从FPGA中扩展总线访问的操作类型、地址、数据和校验信息。

3.根据权利要求1所述带有纠错和自动应答机制的并行总线串行互联扩展方法，其特征在于：所述主串行接口控制电路和从串行接口电路之间的通信自带校验字段；从串行接口控制电路向主串行控制电路自动返回应答数据分组，其中包括接收命令分组中是否存在校验错误，操作是否正确完成，如果是读操作则同时返回读出数据，返回命令分组中包括重新计算的校验和字段。