[发明专利]带有纠错和自动应答机制的并行总线串行互联扩展方法

说明书

本发明公开了一种带有纠错和自动应答机制的并行总线串行互联扩展方法。通过一块主FPGA连接CPU和多块从FPGA，主FPGA内部包括和CPU互连的并行总线接口和多个主串行接口控制电路；每块从FPGA内部均包括从串行接口控制电路，该电路以串行方式和主FPGA互连，以并行总线接口方式和从FPGA内部电路互联；CPU通过寄存器、存储器映射方式控制主串行接口控制电路的工作，以突发短分组命令的方式向某个FPGA中的从串行接口电路以现有或自定义串行通信方式发送间接存储访问命令，命令中包括读/写操作类型、操作地址、读/写操作数据和校验码，从FPGA中的串行接口控制电路接收操作命令，转换成与主FPGA内部相同的总线接口和操作时序，对内部存储空间进行读写操作。本发明能够提供处理器与多片FPGA间高效、可靠、简单、强交互性的数据通信，通用性高。

技术领域

本发明涉及电子电路技术领域，主要用于处理器(CPU)和多块FPGA之间的通信，具体涉及一种通过硬件描述语言实现的带有纠错和自动应答机制的并行总线串行互联扩展方法，使用该技术可实现灵活、可靠、简单、强交互性和易于扩展的多FPGA通信方式。

背景技术

在很多应用场合中，需要处理器(CPU)同时和单一电路板上的多片FPGA进行通信，或者和分布在不同电路板上的FPGA通过背板进行通信，用于对FPGA中的电路进行工作配置、状态查询和低速数据传输。

传统方法需要使用至少1级双向总线驱动电路，在每片FPGA中需要使用并行总线接口电路，采用寄存器、存储器映射方式工作，CPU可以直接通过寻址方式访问控制寄存器、状态寄存器或者数据存储区。这种方法的优点是CPU可以对每片FPGA直接寻址，操作模式简单，但该方法占用的FPGA引脚数量大，会造成板级布线和背板布线复杂，对信号完整性和总线驱动等也要求较高，缺少差错控制机制，而且可用存储映射空间大小受到总线中地址线宽度限制。

发明内容

本发明的目的在于提供一种带有纠错和自动应答机制的并行总线串行扩展方法。

实现本发明的技术解决方案为：一种带有纠错和自动应答机制的并行总线串行互联扩展方法，包括CPU、主FPGA和从FPGA；通过一块主FPGA连接CPU和多块从FPGA；主FPGA内部包括并行总线接口和多个主串行接口控制电路；每块从FPGA内部均包括从串行接口和并行总线接口；CPU通过与不同主串行接口控制电路对应的寄存器控制主串行接口控制电路的工作，向从FPGA中的串行接口，以突发短分组的方式发送间接存储访问命令，对从FPGA内部的寄存器、存储器进行访问；每片从FPGA中都有一个从串行接口电路，它以串行方式接收主串行接口控制电路的发出的操作命令，将操作命令中包含的间接访问地址和数据信息提取出来，形成内部并行操作时序，通过并行总线接口对内部的寄存器、存储器进行读写访问操作，操作完成后，从串行接口自动向主串行接口返回操作结果及数据；主串行接口控制电路和从串行接口电路之间的通信自带校验字段，用于发现串行通信中可能出现的比特传输错误，可以自动纠正1个比特误码，CPU可以据此判断是否需要重新发送访问命令；主从FPGA之间的串行通信方式可以自定义，也可以采用现有的串行通信方式，用户可以根据需要选择通信速率。

本发明与现有技术相比，其显著优点：(1)CPU可以对每片从FPGA进行间接寻址，操作模式简单灵活，易于扩展；(2)间接访问的寻址空间几乎没有限制，有利于用户电路的设计和进行设计扩展；(3)板内及背板均为点到点连接，信号完整性易于保证；(4)串行操作命令自带校验，有利于提高系统的可靠性；(5)对FPGA之间的串行互联方式没有特别要求，可以采用现有的常用异步连接方式(如UART)，不需要考虑系统同步问题，可减小板级布线和背板布线的复杂度；(6)可以同时对多个从FPGA进行操作，系统效率较高；(7)对用户电路本身的设计几乎没有任何影响。

附图说明

图1为本发明的电路结构框图。

图2为图1中CPU向从FPGA写数据的流程图。

图3为图1中CPU向从FPGA读数据的流程图。