[发明专利]具有适应性时移的延时缓冲电路

权利要求书

1.一种电路，包括：

复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的所述数据字中的选择的数据字的输出；

先进先出FIFO电路，被配置成响应于主时钟信号的边沿而并行地供应所述数据字；以及

定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成所述选择信号和所述主时钟信号，其中所述定时控制电路通过修改所述主时钟信号的占空比和控制用于所述选择信号的值的序列，来对所述时间移位信号的断言进行响应。

2.根据权利要求1所述的电路，其中所述时间移位信号是前向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以跳过用于所述选择信号的所述值的序列中的至少一个计数值。

3.根据权利要求2所述的电路，其中所述定时控制电路减小所述主时钟信号的所述占空比，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过。

4.根据权利要求2所述的电路，其中所述主时钟信号的所述占空比的修改包括所述主时钟信号的相位长度的减小，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述跳过。

5.根据权利要求2所述的电路，其中所述主时钟信号的所述占空比的修改使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的下一边沿在时间上更早出现，以便使所接收的所述数据字中的串行的所述选择的数据字的复用器输出提前。

6.根据权利要求2所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的后向时间偏移并且断言所述前向移位信号。

7.根据权利要求1所述的电路，其中所述时间移位信号是后向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以使用于所述选择信号的所述值的序列中的至少一个计数值比用于所述选择信号的所述值的序列中的其他计数值保持更长时间。

8.根据权利要求7所述的电路，其中所述定时控制电路增加所述主时钟信号的所述占空比，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持。

9.根据权利要求7所述的电路，其中所述主时钟信号的所述占空比的修改包括所述主时钟信号的相位长度的增加，以考虑用于所述选择信号的所述值的序列中的所述至少一个计数值的所述保持。

10.根据权利要求7所述的电路，其中所述主时钟信号的所述占空比的修改使得所述主时钟信号的引起所述FIFO电路并行地供应所述数据字的下一边沿在时间上更晚出现，以便延迟所接收的所述数据字中的串行的所述选择的数据字的复用器输出。

11.根据权利要求7所述的电路，还包括控制电路，所述控制电路被配置成检测从所述复用器输出的一系列数据字的前向时间偏移并且断言所述时间移位信号。

12.一种电路，包括：

复用器，具有被配置成并行地接收数据字的多个输入，并且具有被配置成响应于选择信号而串行地输出所接收的所述数据字中的选择的数据字的输出；

先进先出FIFO电路，被配置成响应于主时钟信号的边沿而并行地供应所述数据字；以及

定时控制电路，被配置成响应于时间移位信号和系统时钟信号而生成所述选择信号和所述主时钟信号，其中所述定时控制电路通过移位所述主时钟信号的所述边沿的定时和控制在所述主时钟信号的一个周期内生成的用于所述选择信号的值的序列，来对所述时间移位信号的断言进行响应。

13.根据权利要求12所述的电路，其中所述时间移位信号是前向移位信号，并且其中用于所述选择信号的所述值的序列由所述定时控制电路控制，以跳过在所述主时钟信号的一个周期内生成的用于所述选择信号的所述值的序列中的至少一个计数值。