[发明专利]具有适应性时移的延时缓冲电路

说明书

本公开的实施例涉及具有适应性时移的延时缓冲电路。数据字响应于主时钟信号的边沿而被并行地接收，并且响应于选择信号而被选择以用于串行输出。对于串行输出的数据字的所检测的时间偏移，选择信号和主时钟信号的生成被控制，以通过移位主时钟信号的边沿的定时和调整在主时钟信号的一个周期内生成的用于选择信号的值的序列来校正时间偏移。对于后向时间偏移，值的序列中的至少一个计数值被跳过，并且主时钟信号的边沿在时间上更早出现。对于前向时间偏移，值的序列中的至少一个计数值被保持，并且主时钟信号的边沿在时间上更晚出现。

技术领域

本发明涉及一种串行器电路，该串行器电路被配置成利用适应性时移操作将多个并行数据字串行化为数据字的串行流以实现时间对准。

背景技术

在很多应用中，时间上对准数据字的多个串行流是至关重要的。图1A示出了馈送应用电路18的三个对应输入的三个通信信道10、12和14。每个通信信道10、12和14例如可以是n位宽的数据总线。通信信道10、12和14分别在流中承载串行发射的n位数据字的块20、22和24。然而，块可能在时间上不对准。如图所示，通信信道14上的块24(具有串行发射的n位数据字C1-CN)时间上超前通信信道10上的块20(具有串行发射的n位数据字A1-AN)，并且通信信道10上的块20时间上超前通信信道12上的块22(具有串行发射的n位数据字B1-BN)。系统时钟(CLK)与时间偏移有关地被示出，以图示待解决的偏移的范围可以多于系统时钟的一个周期(其中一个数据字在系统时钟的每个周期在信道上被传输)。块20、22和24的这种时间偏移可能引起应用电路18的操作的问题。例如，如果应用电路18与波束成形系统有关，则时间偏移可能引起所形成的发射波束的对应偏移。诸如具有并行数据处理的其他应用可能需要多个信道的输入数据字的时间对准。

针对三个通信信道10、12和14中的每一个提供发射机TX。每个发射机TX作为串行器电路操作，该串行器电路以与时钟MST_CLK有关的第一频率并行地接收n位数据字X1-XN(其中X＝A、B或C)，并且生成串行发射的n位数据字X1-XN的块20、22或24，以用于以与系统时钟CLK相关联的第二频率(其中第二频率可以是第一频率的N倍)在对应的通信信道10、12或14上传输。

控制电路40操作以检测42时间未对准的存在，并且通过生成施加到发射器TX的控制信号44来对其进行响应，以实现从发射机TX输出的串行发射的n位数据字X1-XN的块20、22和24的时间调整。为了实现如图1B中所示的期望的时间对准28，控制信号44使得块22由用于信道12的发射机TX相对于块22在时间上向前移位(参考标记32)，并且使得块24由用于信道14的发射机TX相对于块22在时间上向后移位(参考标记34)。

存在许多本领域技术人员已知的发射机TX解决方案，其可以对控制信号44进行响应，该控制信号44指定与串行发射的n位数据字的生成结合的前向移位(FwS)和/或后向移位(BwS)，以实现时间对准。然而，这些已知解决方案中的每一个都利用相对大的存储器空间和用于访问存储器空间的复杂控制逻辑。大的存储器空间归结于需要存储来自过去输入的多个数据字，以便能够相对于具有最大延时的发射机TX来重新对准时间输出。这可以利用图1C中所示类型的电路来实现，该电路使用非常大的并行输入/串行输出先进先出(FIFO)电路70，该电路被设计成响应于由校准逻辑电路处理的前向移位(pp)和后向移位(mm)命令来存储和选择性访问(使用地址控制和指针电路72)来自过去输入的多个数据字，以生成由计数器电路生成的偏移(关闭)信号，该计数器电路控制用于从电路70读取的地址指针(RD_PTR)的偏移以及用于将电路70移位N的操作。例如，对于N＝10平行通道通信信道74，20个字的延时(可能加上/减去10个时间移位)将强制用于电路70的最小30个字的存储(N+2*Cmax+2)和具有相关控制逻辑的30:1的复用器。如图1C所示的用于这种现有技术发射机的已实现的集成电路占用大量电路面积并且消耗大量功率。本领域需要一种解决前述和其他问题的发射机。

发明内容