[发明专利]集成电路含可变电阻式存储器单元及电阻单元及形成方法

说明书

本发明公开一种集成电路含可变电阻式存储器单元及电阻单元及形成方法，该集成电路包含：一基底具有一可变电阻式存储器区以及一电阻区；一第一介电层以及一第二介电层依序设置于基底上；一图案化堆叠结构，夹置于第一介电层以及第二介电层之间，其中图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层；一第一金属插塞以及一第二金属插塞，设置于第二介电层中并分别接触可变电阻式存储器区的顶导电层以及底导电层，因而构成可变电阻式存储器单元；一第三金属插塞以及一第四金属插塞，设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而构成电阻单元。本发明更提出形成此集成电路的方法。

技术领域

本发明涉及一种集成电路及形成集成电路的方法，且特别是涉及一种集成电路及形成集成电路的方法，其中此集成电路包含可变电阻式存储器单元以及电阻单元。

背景技术

现今半导体产业已广泛地将可变电阻式存储器以及电阻应用于数字电路中。随着电路集成度的提升，将晶体管单元、可变电阻式存储器以及电阻整合于同一半导体基底中，而形成一半导体装置已成为主流。

在半导体制作工艺的电路中，最基本的可变电阻式存储器是由上下两层金属电极以及中间一层过渡金属氧化物(Transition metal oxide,TMO)所组成，主要的操作原理是利用过渡金属氧化物的阻值，会随着所加偏压改变而产生不同的阻值，而如何办别内部存储的值，则由内部的阻值高低来做分别。再者，电阻元件的设计原理一般以端接导电材料形成，当电流通过导电材料时，则依据该导电材料的电阻率、电流通过的截面积及长度，决定电阻值。

以上，如何根据可变电阻式存储器以及电阻元件的设计原理，将可变电阻式存储器及电阻整合于同一半导体基底，甚至于同一半导体制作工艺中，即为现今半导体产业的一重要议题。

发明内容

本发明提供一种集成电路包含可变电阻式存储器单元以及电阻单元及其形成方法，其将可变电阻式存储器单元以及电阻单元整合于同一制作工艺中同时形成。

本发明提供一种集成电路包含一可变电阻式存储器单元以及一电阻单元，包含有一基底、一第一介电层、一第二介电层、一图案化堆叠结构、一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第四金属插塞。基底具有一可变电阻式存储器区以及一电阻区。第一介电层以及第二介电层依序设置于基底上。图案化堆叠结构，夹置于第一介电层以及第二介电层之间，其中图案化堆叠结构由下至上包含一底导电层、一绝缘层以及一顶导电层。第一金属插塞以及第二金属插塞，设置于第二介电层中并分别接触可变电阻式存储器区的顶导电层以及底导电层，因而使在可变电阻式存储器区中的图案化堆叠结构构成可变电阻式存储器单元。第三金属插塞以及第四金属插塞，设置于第二介电层中并接触电阻区的底导电层或顶导电层，因而使在电阻区中的图案化堆叠结构构成电阻单元。

本发明提供一种形成一集成电路的方法，其中集成电路包含一可变电阻式存储器单元以及一电阻单元，包含有下述步骤。首先，提供一基底，具有一可变电阻式存储器区以及一电阻区。接着，全面沉积一第一介电层于基底上。接续，沉积并蚀刻一底导电层、一绝缘层以及一顶导电层，以形成一图案化堆叠结构于可变电阻式存储器区以及电阻区中。之后，沉积一第二介电层于图案化堆叠结构上。其后，同时形成一第一金属插塞、一第二金属插塞、一第三金属插塞以及一第四金属插塞于第二介电层中，其中第一金属插塞以及第二金属插塞分别接触可变电阻式存储器区的顶导电层以及底导电层，因而在可变电阻式存储器区的图案化堆叠结构构成可变电阻式存储器单元，并且第三金属插塞以及第四金属插塞接触电阻区的底导电层或顶导电层，因而在电阻区中的图案化堆叠结构构成电阻单元。