[发明专利]数字超声倍频整序方法

说明书

一种数字超声倍频整序方法，将用于整序处理的FPGA的工作频率设置为多倍于采样频率，在每个采样周期中通过选通网络依次选择采样信号的不同比特位，由矩阵选择网络进行分批整序处理并最终合并成整序后数字信号，本发明能够大幅度缩减现有硬件电路结构并实现相同数据量的处理，为超声处理技术的小型化的实现提供支持。

技术领域

本发明涉及的是一种医疗设备控制领域的技术，具体是一种数字超声倍频整序方法。

背景技术

现有的超声成像技术通过阵元在发射信号对应的接收延时下采集回波信号并通过波束成形得到一根扫描线的信息。当下一个延时到来时则收到的回波信号将以不同顺序进入阵元，因此需要将收到的信号按空间顺序整序后再进行波束成形以便得到下一根扫描线的信息，如图1所示。当阵列较大且回波信号较多时，整序工作一般通过矩阵选择网络辅以预设的选通顺序表得以实现。但该部分电路硬件结构复杂且限制了更高清晰度成像技术的发展。

发明内容

本发明针对现有技术存在的上述不足，提出一种数字超声倍频整序方法，利用分布处理的方式，在相同的时间下能够大幅度减少硬件结构而达到相同的数据处理量。

本发明是通过以下技术方案实现的：

本发明涉及一种数字超声倍频整序方法，将用于整序处理的FPGA的工作频率设置为多倍于采样频率，在每个采样周期中通过选通网络依次选择采样信号的不同比特位(bit)，由矩阵选择网络进行分批整序处理并最终合并成整序后数字信号，从而使得在一个完整采样周期整序相同数量的同时缩小矩阵选择网络的规模。

所述的FPGA的工作频率为采样频率的三倍以上，优选为三倍。

所述的选择采样信号的不同比特位是指：选通网络每次选择的比特位数为采样数据的比特位除以工作频率的倍频数，例如当回波信号为12bit且FPGA工作于采样频率的三倍频时，每次选择4bit数据进行整序。

所述的矩阵选择网络的规模为其中：A为采样信号的比特数，k为FPGA工作的倍频数，k≥3，m为阵元通道个数，即将现有的矩阵选择网络从A·m²的规模缩小k倍。

所述的矩阵选择网络在不同的工作周期下的选通顺序表能够复用，该选通顺序表预存于存储器中。

技术效果

与现有技术相比，本发明利用了FPGA的高速处理能力，将现有低频大规模硬件整序处理方式转化为高频小规模整序处理，显著缩小硬件规模的同时保持一个采样周期下的数据处理量不变。

附图说明

图1为8通道单个bit的整序方式原理示意图；

图2为实施例中12bit64通道整序处理示意图。

具体实施方式

如图2所示，为本实施例涉及的一种实现数字超声倍频整序方法的装置，包括：输入选通网络、矩阵选择网络和输出选通网络，其中：输入选通网络的输入端与阵元相连并接收回波数字信号，输入选通网络的输出端输出分段数字信号至矩阵选择网络，矩阵选择网络将整序后数字信号输出至输出选通网络，输出选通网络将整序后数字信号合并为完整回波整序信号并输出进行波束成形。

所述的输入选通网络和输出选通网络的结构相同且有若干个选通单元组成，选通单元的个数与阵元通道数相匹配，其中：输入选通网络的选通单元在每个工作周期内截取回波数字信号的(1/倍频数)作为分段数字信号，输出选通网络的选通单元在每个工作周期内依次将矩阵选择网络输出的整序后数字信号合并为完整回波整序信号。

所述的选通单元优选为D触发器实现。

所述的矩阵选择网络优选为D触发器实现。

本实施例以40MHz采样频率，12bit64通道的回波信号为例。