[发明专利]半导体晶片的制造方法

说明书

本发明的课题在于提供可提高半导体层的膜厚均匀性的半导体晶片的制造方法。根据本发明所述的半导体晶片的制造方法包括：加工倾向获取步骤S10，求出使用局部干式蚀刻法的平坦化装置的加工倾向；加工前膜厚分布测定步骤S20，测定半导体层的平坦化加工前的膜厚分布；步骤S30，设定前述半导体层的预想膜厚分布；步骤S40，基于前述半导体层的目标膜厚分布和前述预想膜厚分布，在前述平坦化装置中设定目标蚀刻量分布；以及平坦化步骤S50，基于前述目标蚀刻量分布，对前述半导体层的整面进行局部干式蚀刻加工。

技术领域

本发明涉及半导体晶片的制造方法，特别涉及在作为支承基板的硅晶片表面上隔着绝缘膜而形成了半导体层的SOI(Silicon on Insulator，硅在绝缘体上)晶片的制造方法。

背景技术

作为半导体晶片，已知由单晶硅形成的硅晶片和由GaAs等化合物半导体形成的块体的晶片(以下有时也称为“块体晶片”)。还已知使用CVD法等而在这样的块体晶片的表面上形成了外延层的外延晶片。进一步已知在块体晶片表面上设置SiO₂层等绝缘膜，并隔着该绝缘膜而形成作为半导体器件形成区域的半导体层(也称为活性层)的半导体晶片。根据要形成的半导体器件而分别使用这些具备各种结构的晶片。

特别是近年来，高集成CMOS元件、高耐压元件、以及在图像传感器领域中具有SOI(Silicon on Insulator，硅在绝缘体上)结构的SOI晶片受到关注。该SOI晶片具有在支承基板上依次形成有氧化硅(SiO₂)等绝缘膜、和用作器件活性层的单晶硅层等半导体层的结构。块体的硅基板中，在元件与基板之间可能产生的杂散电容较大，但SOI晶片由于大幅减少了杂散电容，因此能够实现器件的高速化、高耐压化、低功耗化等。

制造这样的SOI晶片的代表性方法之一有贴合法。该贴合法中，在用于支承基板的晶片和用于活性层的晶片中的至少一者上形成绝缘膜，接着，将这些晶片隔着绝缘膜贴合后，在1200℃左右的高温下实施热处理。继而，对用于活性层的晶片进行磨削研磨等而薄膜化，制成期望膜厚的活性层，由此得到SOI晶片。

在此，为了对贴合后的用于活性层的晶片进行薄膜化从而制成具备期望的膜厚和膜厚均匀性的活性层，除了前述磨削研磨之外，有时也组合使用等离子体蚀刻等局部干式蚀刻。例如，专利文献1中，公开了贴合SOI基板的制造方法，其具备：对贴合后的用于活性层的晶片的表面进行研磨的研磨步骤、测定该研磨后的活性层的全部区域的厚度的晶片厚度测定步骤、和基于所得厚度数据而对研磨后的活性层进行等离子体蚀刻的等离子体蚀刻步骤。专利文献1中，根据厚度数据，调整等离子体蚀刻装置的等离子体发生电极位置的移动速度，由此实现高膜厚均匀性。

现有技术文献

专利文献

专利文献1：日本特开2004-235478号公报。

发明内容

发明所要解决的课题

以下，如专利文献1中记载的技术那样，在通过局部干式蚀刻对半导体层的整面进行平坦化之前，测定该半导体层的全部区域的厚度，基于其测定结果而在面内各处调整局部干式蚀刻的蚀刻量从而提高膜厚均匀性、进行平坦化加工，将上述方法称为“面内蚀刻量调整平坦化加工法”。通过面内蚀刻量调整平坦化加工法，对半导体层的整面实施局部干式蚀刻后的半导体层的膜厚均匀性能够得到相当程度的改善。实际上，通过经过根据专利文献1所述的等离子体蚀刻，能够使活性层的膜厚公差为±0.3μm以内。然而，伴随近年来半导体器件的微细化，作为局部干式蚀刻后的半导体层的膜厚公差所要求的水平变得日益严格，预期要求±0.10μm以内、进一步±0.05μm以内的膜厚公差。因此，为了进一步改善局部干式蚀刻后的半导体层的膜厚公差，希望建立能够进一步提高局部干式蚀刻后的阶段中的膜厚均匀性的技术。

因此，鉴于上述课题，本发明的目的在于提供使用局部干式蚀刻法实施平坦化的半导体晶片的制造方法，其能够提高平坦化后的半导体层的膜厚均匀性。