[发明专利]可编程流水线接口电路

权利要求书

1.一种电路结构，其特征在于，所述电路结构包括：

逻辑电路；

第一多个双稳态电路，所述第一多个双稳态电路的每个双稳态电路具有数据输入、时钟输入以及耦合到所述逻辑电路的输出；

控制电路，所述控制电路耦合到所述第一多个双稳态电路，其中所述控制电路被编程以：

接收输入时钟信号；

选择性地将所述第一多个双稳态电路的输出或所述第一多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入，

从所述输入时钟信号产生一个或多个延迟时钟信号，以及

选择性地将所述一个或多个延迟时钟信号中的一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第一多个双稳态电路的每个双稳态电路的时钟输入。

2.根据权利要求1所述的电路结构，其特征在于，所述控制电路还被配置为：

从所述输入时钟信号产生多个替代时钟信号；以及

为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述多个替代时钟信号中的一个时钟信号。

3.根据权利要求1所述的电路结构，其特征在于，所述控制电路包括：

第一时钟路径，所述第一时钟路径包括延迟电路和第一脉冲发生器，所述延迟电路被耦合用于接收所述输入时钟信号并被配置为产生所述一个或多个延迟时钟信号中的一个延迟时钟信号，所述第一脉冲发生器被耦合用于从所述延迟电路接收所述延迟时钟信号中的所述一个延迟时钟信号，其中所述第一脉冲发生器被配置为减少所述延迟时钟信号中的所述一个延迟时钟信号的脉冲宽度并且输出第一时钟信号；

第二时钟路径，所述第二时钟路径包括第二脉冲发生器，所述第二脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第二脉冲发生器被配置为减少所述输入时钟信号的脉冲宽度并输出第二时钟信号；以及

其中所述控制电路还被配置为，为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述第一时钟信号或所述第二时钟信号。

4.根据权利要求1所述的电路结构，其特征在于，所述电路结构还包括：

第二多个双稳态电路，所述第二多个双稳态电路中的每个双稳态电路具有时钟输入和数据输入，所述数据输入被耦合用于接收所述逻辑电路的输出信号；以及

其中所述控制电路还被编程以选择性地将所述一个或多个延迟时钟信号中的所述一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第二多个双稳态电路的每个双稳态电路的时钟输入。

5.根据权利要求4所述的电路结构，其特征在于，所述控制电路还被编程以选择性地将具有第一脉冲宽度的所述输入时钟信号提供给所述第一多个双稳态电路，或将具有第二脉冲宽度的所述输入时钟信号提供给所述第一多个双稳态电路和所述第二多个双稳态电路，其中所述第一脉冲宽度小于所述第二脉冲宽度。

6.根据权利要求1所述的电路结构，其特征在于，所述控制电路包括：

第一时钟路径，所述第一时钟路径包括第一延迟电路和第一脉冲发生器，所述第一延迟电路被耦合用于接收所述输入时钟信号并被配置为产生所述一个或多个延迟时钟信号中的一个延迟时钟信号，所述第一脉冲发生器被耦合用于从所述第一延迟电路中接收所述一个或多个延迟时钟信号中的所述一个延迟时钟信号，其中所述第一脉冲发生器被配置为减少所述延迟时钟信号的脉冲宽度并输出第一时钟信号；

第二时钟路径，所述第二时钟路径包括第二脉冲发生器，所述第二脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第二脉冲发生器被配置为减少所述输入时钟信号的脉冲宽度并输出第二时钟信号；

第三时钟路径，所述第三时钟路径包括第三脉冲发生器，所述第三脉冲发生器被耦合用于接收所述输入时钟信号，其中所述第三脉冲发生器被配置为减少所述延迟时钟信号的脉冲宽度并输出第三时钟信号，所述第三时钟信号的脉冲宽度大于所述第一时钟信号的脉冲宽度；以及

其中所述控制电路还被配置为，为输入到所述第一多个双稳态电路的每个双稳态电路的时钟输入的输入，选择所述第一时钟信号、所述第二时钟信号或所述第三时钟信号。