[发明专利]可编程流水线接口电路

说明书

本申请公开的电路结构包括逻辑电路、多个双稳态电路以及耦合到双稳态电路的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到所述逻辑电路的输出。所述控制电路被编程以选择性地将双稳态电路的输出或者所述多个双稳态电路的数据输入处信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个或没有延迟的时钟信号提供给所述第一多个双稳态电路的每个双稳态电路的时钟输入。

技术领域

本公开总体涉及修复保持时间冲突和改进同步电路的性能。

背景技术

“建立时间”和“保持时间”描述了对时序逻辑元件(如触发器或寄存器)的数据输入相对于时钟输入的时序要求。建立和保持时间定义了一个时间窗口，在此期间，数据必须是稳定的，以保证在操作条件和制造公差的全范围内的可预测性能。建立时间是指为了可靠地捕获数据信号的状态，在时钟事件(如时钟信号的上升或下降边沿)发生之前，输入数据信号必须保持稳定的最小时间量。保持时间是指为了可靠地捕获数据信号的状态，在时钟事件之后，输入数据信号应当保持稳定的最小时间量。建立时间冲突有时被称为长路径问题，可通过减少路径长度或降低时钟速度来补救。保持时间冲突有时被称为短路径问题，可通过增加路径长度或向信号路径添加延迟电路来补救。

一些电路时序问题可能直到设计流程的后期才会被发现。也就是说，电路设计被实现为电路后，在测试过程中可能会发现错误。在这个后期阶段修复电路设计可能会非常昂贵。为了解决新发现的时序问题，一些设计包括在电路设计中几乎“无处不在”的流水线(pipeline)寄存器，例如，在每个触发器的输入和输出。在每个位置都有流水线寄存器的电路可能有利于优化时序，但这些电路可能非常昂贵。

发明内容

本公开的电路结构包括逻辑电路、多个双稳态电路以及耦合到所述双稳态电路的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到逻辑电路的输出。控制电路被编程以选择性地将双稳态电路的输出或者在所述多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个或没有延迟的时钟信号提供给所述第一多个双稳态电路的每个双稳态电路的时钟输入。

另一种公开的电路结构包括多个可编程逻辑电路块。每个可编程逻辑电路块被配置为实现逻辑功能。所述可编程互连电路被配置以在所述多个可编程逻辑块之间选择性地传输信号。接口电路分别被耦合到所述多个可编程逻辑电路块。每个接口电路包括多个双稳态电路，以及与双稳态电路耦合的控制电路。每个双稳态电路具有数据输入、时钟输入和耦合到逻辑电路的输出。所述控制电路被编程以选择性地将双稳态电路的输出或在所述多个双稳态电路的数据输入处的信号连接到所述逻辑电路的输入。所述控制电路从所述时钟信号产生一个或多个延迟时钟信号，并选择性地将所述一个或多个延迟时钟信号中的一个延迟时钟信号或者没有延迟的所述输入时钟信号提供到所述第一多个双稳态电路的每个双稳态电路的时钟输入。

参考以下详细描述可理解这些和其他方面。

附图说明

电路的各个方面和特点将在回顾以下详细描述和参考附图后变得明显，在这些附图中：

图1示出了具有多个逻辑电路块的系统，每个逻辑电路具有可用于增强系统性能的相应的流水线接口电路；

图2示出了连接到逻辑电路的流水线接口电路；

图3示出了流水线接口电路的控制电路的示例实施例；

图4示出了提供给流水线接口电路的锁存器的脉冲时钟信号；

图5示出了根据一种方法选择的用于流水线化关键路径的时钟信号的波形；

图6示出了根据另一方法选择的用于流水线化关键路径的时钟信号的波形；