[发明专利]具有共享前端单元的处理核

权利要求书

1.具有一个或多个处理核的处理器，所述一个或多个处理核中的每一个都包括：

前端逻辑电路，所述前端逻辑电路用于获取线程的相应的指令并将所述指令解码为所述指令的相应的微代码以及输入操作数和结果地址；

多个处理单元，所述处理单元中的每一个被分配所述线程中的至少一个，每一处理单元耦合到所述前端逻辑电路，并具有相应的缓冲区，用于接收并存储所述线程中分配给其的至少一个线程的微代码，所述前端逻辑电路的一些组件由所述多个处理单元中的至少两个处理单元共享，所述多个处理单元中的每一个都包括：

i)对应于由所述处理器提供的完整指令组的至少一组功能单元，所述至少一组功能单元执行其相应的处理单元的接收到的微代码；

ii)耦合到所述至少一组功能单元以存储所述接收到的微代码的操作数以及结果的寄存器；

iii)用于获取输入操作数以用于所述至少一个功能单元执行所述接收到的微代码的数据获取电路。

2.如权利要求1所述的处理器，其特征在于，所述功能单元不耦合到用于执行所述接收到的微代码的无序执行的任何逻辑电路。

3.如权利要求2所述的处理器，其特征在于，所述处理器包括N个处理单元。

4.如权利要求1所述的处理器，其特征在于，所述功能单元单元不耦合到用于执行所述接收到的微代码的推理性执行的任何逻辑电路。

5.如权利要求4所述的处理器，其特征在于，所述处理器包括N个处理单元。

6.如权利要求1所述的处理器，其特征在于，所述处理器不包括用于所述线程中的任何一个的为所述线程中的任何一个并行地发出指令的电路。

7.如权利要求6所述的处理器，其特征在于，所述处理器包括N个处理单元。

8.一种由处理器执行的方法，包括：

利用所述处理器的处理核的相同逻辑电路，执行下面的a)和b)中的至少一个：

a)获取两个不同的线程的第一和第二指令；

b)将所述第一和第二指令解码为微代码的相应的单元、输入操作数地址信息以及结果地址信息；

将微代码的所述相应的单元以及地址信息分派到两个不同的处理单元；以及，

在每一处理单元处，对于所述两个线程中的其相应的一个，执行下列各项：

存储其相应的线程的微代码；

获取带有接收到的输入操作数地址的输入操作数数据；

利用功能单元电路对所述获取的输入操作数执行接收到的微代码，所述功能单元电路是支持完整通用指令组的一组功能单元的一部分，

其中，所述相同逻辑电路的一些组件由所述处理器的所述处理核的处理单元中的至少两个处理单元共享。

9.一种处理器，包括：

至少两个处理核，每一核都具有：

前端单元，所述前端单元用于获取由其处理核处理的所有线程的所有相应的指令并将所述指令解码为所述指令的相应的微代码以及输入操作数和结果地址；

所述前端单元耦合到其处理核的所有通用处理单元，所述处理单元中的每一个被分配所述线程中的至少一个，每一处理单元耦合到所述前端单元，用于接收所述线程中分配给其的至少一个线程的微代码以及输入操作数和结果地址，所述前端单元的一些组件由处理单元中的至少两个处理单元共享，所述多个处理单元中的每一个包括：

i)对应于由所述处理器提供的完整通用指令组的至少一组功能单元，至少一组功能单元执行其相应的处理单元的接收到的微代码；

ii)耦合到所述至少一组功能单元以存储所述接收到的微代码的操作数和结果的寄存器；

iii)用于获取输入操作数以用于所述至少一个功能单元执行所述接收到的微代码的数据获取电路；

耦合到所述多个处理单元的互连网络；

耦合到所述互连网络的末级缓存。

10.如权利要求9所述的处理器，其特征在于，所述功能单元不耦合到用于执行所述接收到的微代码的无序执行的任何逻辑电路。