[发明专利]具有共享前端单元的处理核

说明书

本申请公开了具有共享前端单元的处理核。描述了具有一个或多个处理核的处理器。一个或多个处理核中的每一个都具有前端逻辑电路以及多个处理单元。前端逻辑电路将获取线程的相应的指令并将指令解码为指令的相应的微代码以及输入操作数和结果地址。多个处理单元中的每一个都将被分配至少一个线程，耦合到所述前端单元，并具有相应的缓冲区以接收并存储线程中的分配给其的至少一个的微代码。多个处理单元中的每一个都还包括：i)对应于由处理器提供的完整指令组的至少一组功能单元，所述至少一组功能单元用于执行其相应的处理单元的接收到的微代码；ii)耦合到所述至少一组功能单元以存储接收到的微代码的操作数以及结果的寄存器；iii)获取输入操作数用于至少一个功能单元执行接收到的微代码的数据获取电路。

本发明专利申请是国际申请号为PCT/US2013/048694，国际申请日为2013年06月28日，进入中国国家阶段的申请号为201380060918.9，名称为“具有共享前端单元的处理核”的发明专利申请的分案申请。

发明领域

本发明的领域一般涉及计算科学，更具体而言，涉及具有共享前端单元的处理核。

背景

图1示出了示例性多核处理器100的架构。如在图1中观察到的，处理器包括：1)多个处理核101_1到101_N；2)互连网络102；3)末级缓存系统103；4)存储器控制器104和I/O中枢105。处理核中的每一个都包含用于执行程序代码指令的一个或多个指令执行流水线。互连网络102可以将核101_1到101_N中的每一个彼此互连并与其他组件103、104、105互连。末级缓存系统103在指令和/或数据被驱逐到系统存储器108之前充当处理器中的最后一层缓存。

存储器控制器104从/向系统存储器108读/写数据和指令。I/O中枢105管理处理器和“I/O”设备(例如，非易失性存储器设备和/或网络接口)之间的通信。端口106源于互连网络102以链接多个处理器，以便可以实现具有N以上的核的系统。图形处理器107执行图形计算。功率管理电路(未示出)作为整体管理处理器的性能和功率状态(“封装级别”)以及处理器内的诸如单个核101_1到101_N、图形处理器107等等之类的单个单元的性能和功率状态的各方面。为了方便起见，在图1中未描绘其他重要的功能块(例如，锁相环(PLL)电路)。

图2示出了图1的处理核中的一个的示例性实施例200。如在图2中观察到的，每一核都包括两个指令执行流水线250，260。每一指令执行流水线250，260都包括其自己的相应的：i)指令获取级201；ii)数据获取级202；iii)指令执行级203；以及，iv)写回级204。指令获取级201从缓存或系统存储器(如果所希望的指令不在缓存内)获取指令序列中的“接下来的”指令。指令通常操作数数据以及要对操作数数据执行的操作。数据获取级202从本地操作数寄存器空间、数据缓存或系统存储器获取操作数数据。指令执行级203包含一组功能单元，其中任何一个都被调用，以执行由任何一个指令对操作数数据调用的特定操作，操作数数据是由指令所指定的，并由数据获取级202获取的。写回级204通常通过将结果写入到耦合到相应的流水线的本地寄存器空间，来“提交”执行的结果。

为了避免对较早的“飞行中的”指令没有任何依赖关系的指令的不必要的等待时间，许多现代的指令执行流水线具有增强的数据获取和写回级以实行“无序”执行。这里，流水线250，260的相应的数据获取级202被增强，以包括数据相依性逻辑205，以识别指令何时没有对较早的飞行中的指令的依赖关系，并准许其在例如其数据还没有被获取的较早的指令的“前头”向指令执行级203发出。

此外，写回级204还被增强以包括重排序缓冲器206，该重排序缓冲器206将无序执行的指令的结果重排序为其正确的顺序，并将它们的引退等待时间到物理寄存器组，直到指令执行结果的正确地排序的连续序列引退。

还观察到增强的指令执行流水线在指令获取级201内包括指令推测逻辑207。推测逻辑207猜测指令序列将采取什么条件分支方向或跳转，并开始获取从该方向或跳转流出的指令序列。然后，由执行流水线的其余级处理推理性指令。