[发明专利]锁定指示电路及其构成的锁相环

权利要求书

1.一种锁定指示电路,用于锁相环(PLL)，其特征在于，包括：波形调整单元(A)、边沿鉴频器(B)、计数器(C)和判断电路(D)：

第一时钟(CLKREF)和第二时钟(CLKFBK)经过波形调整单元(A)后被分别调整为预设占空比的第三时钟(CLK1)和第四时钟(CLK2)，第三时钟(CLK1)分别输入边沿鉴频器(B)、判断电路(D)和计数器(C)，第四时钟(CLK2)分别输入边沿鉴频器(B)和判断电路(D)，所述边沿鉴频器(B)根据预设规则采集输入时钟信号，所述边沿鉴频器(B)的输出信号输入判断电路(D)，所述判断电路(D)根据第三时钟(CLK1)、第四时钟(CLK2)、边沿鉴频器(B)的输出信号和计数器(C)反馈信号控制计数器(C)，判断电路(D)采集计数器(C)输出信号作为计数器(C)反馈信号，所述计数器(C)输出端作为该锁定指示电路输出端；

所述判断电路(D)包括第一异或门、第二异或门、第一D触发器(DFF1)、第一与门(AND1)和延迟单元(Delay)；

所述第一异或门两个输入端分别连接第一时钟(CLKREF)和第二时钟(CLKFBK)，所述接第一D触发器(DFF1)D端连接信号“0”，所述第一异或门输出端连接第一D触发器(DFF1)CP端，所述边沿鉴频器(B)输出端和第一D触发器(DFF1)输出端分别连接第一与门(AND1)输入端，所述第一与门(AND1)输出端连接计数器(C)重置端，所述第二异或门第一输入端经过延迟单元(Delay)连接所述计数器(C)输出端，所述第二异或门第二输入端连接所述计数器(C)输出端，所述第二异或门输出端连接第一D触发器(DFF1)重置端。

2.如权利要求1所述的锁定指示电路,其特征在于：所述边沿鉴频器(B)包括变频器(INV)、第二D触发器(DFF2)、第三D触发器(DFF3)和同或门(XNOR)；

所述第三时钟(CLK1)分别输入第二D触发器(DFF2)的CP端和变频器(INV)的输入端，所述变频器(INV)输出端连接第三D触发器(DFF3)的CP端，所述第四时钟(CLK2)输入第二D触发器(DFF2)和第三D触发器(DFF3)的D端，第二D触发器(DFF2)和第三D触发器(DFF3)的Q端分别连接同或门(XNOR)两输入端，同或门(XNOR)输出端作为该边沿鉴频器(B)输出端。

3.如权利要求1所述的锁定指示电路,其特征在于：所述计数器(C)包括n个D触发器(D₁～D_n)和第二与门(AND2)；

n-1个D触发器(D₁～D_n-1)的CP端和Q端串联形成D触发器串，所述D触发器串中首个D触发器(D₁)的CP端作为该计数器(C)的输入端，所述D触发器串中第n-1个D触发器(D_n-1)的Q端连接第二与门(AND2)输入端，所述D触发器串中所有D触发器的重置端相连在一起形成该计数器(C)重置端，所述D触发器串中每个D触发器CP端均连接第二与门(AND2)输入端，所述D触发器串中每个D触发器的D端和其自身QB端相连，所述第二与门(AND2)输出端连接第n个D触发器(D_n)的CP端，所述第n个D触发器(D_n)的D端连接电源电压(VDD)，所述第n个D触发器(D_n)的Q端作为该计数器(C)输出端。

4.如权利要求1所述的锁定指示电路,其特征在于：所述计数器(C)计数完成后单次触发形成一个由低到高的输出信号，计数器(C)重置后才能再次回到低电平输出信号。

5.如权利要求1所述的锁定指示电路,其特征在于：所述预设占空比是50％。

6.如权利要求1所述的锁定指示电路,其特征在于：所述预设规则是利用第三时钟(CLK1)上升沿和下降沿依次采集第四时钟(CLK2)的电平信号。

7.一种具有权利要求1-6任意一项所述锁定指示电路的锁相环(PLL)，所述锁定指示电路判断锁相环是否处于锁定状态，其特征在于，所述锁相环包括：第一～第三分频器(NDivider、MDivider、ODivider)、鉴频检相器(PFD)、电荷泵(CP)、滤波器(LPF)和压控振荡器(VCO)；

所述第一时钟(CLKREF)经过第一分频器(NDivider)进入鉴频检相器(PFD)，所述第二时钟(CLKFBK)进入鉴频检相器(PFD)，所述鉴频检相器(PFD)连接电荷泵(CP)，所述电荷泵(CP)连接滤波器(LPF)，所述滤波器(LPF)压控连接振荡器(VCO)，所述压控振荡器(VCO)的输出信号经第二分频器(MDivider)形成第二时钟(CLKFBK)，所述压控振荡器(VCO)的输出信号经第三分频器(ODivider)作为该锁相环(PLL)输出。