[发明专利]锁定指示电路及其构成的锁相环

说明书

本发明公开了一种锁定指示电路,包括第一时钟和第二时钟经过波形调整单元后被分别调整为预设占空比的第三时钟和第四时钟，第三时钟分别输入边沿鉴频器、判断电路和计数器，第四时钟分别输入边沿鉴频器和判断电路，边沿鉴频器根据预设规则采集输入时钟信号，边沿鉴频器B的输出信号输入判断电路，判断电路根据第三时钟、第四时钟、边沿鉴频器的输出信号和计数器反馈信号控制计数器，判断电路采集计数器输出信号作为计数器反馈信号，所述计数器输出端作为该锁定指示电路输出端。本发明能基于频率来判断锁相环是否处于锁定状态，相对现有技术能降低误码率，能避免误报，无论是同频不同相或者同频同相时钟，都能稳定的被检测并正确的指示是否锁定。

技术领域

本发明涉及集成电路领域，特别是涉及一种用于锁相环(PLL)的锁定指示电路。本发明还涉及一种具有所述锁定指示电路的锁相环(PLL)。

背景技术

锁相环路是一种反馈控制电路，简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。

锁相环(PLL)中传统的锁定指示电路有两种方式，一是相位比较方式，二是频率比较方式。

相位比较的方式是将两个时钟CLK1和CLK2经过鉴频鉴相器(PFD)，输出U和D信号，再经过一个或门，此时或门的输出(Y)占空比表示CLK1和CLK2的相位差。然后将此相位差与一个固定的相位延迟作比较。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)即使PLL输出频率稳定，但CLK1和CLK2相位差仍然维持在一个比较高的水平，这时，相位比较式锁定指示器中的固定参考相移就难以满足需要，导致锁定指示电路就会认为PLL没有锁定而失效。

早期提出的频率比较式锁定指示电路，是对CLK1和CLK2两个频率进行比较，只要PLL处于稳定状态，就不会造成误判的情况。但由于结构和工艺等因素，在目前的设计中，两个信号CLK1和CLK2完全同频同相的情况下，CLK1对CLK2采样时，时钟沿可能会采到高电平，也可能采到低电平，因此会出现误判的情况。

发明内容

本发明要解决的技术问题是提供一种基于频率来判断锁相环是否处于锁定状态，相对现有技术能降低误码率，能避免误报的锁定指示电路。

本发明还提供了一种具有所述锁定指示电路的锁相环PLL。

为解决上述技术问题本发明提供用于锁相环PLL的锁定指示电路,包括：波形调整单元A、边沿鉴频器B、计数器C和判断电路D：

所述第一时钟CLKREF和第二时钟CLKFBK经过波形调整单元A后被分别调整为预设占空比的第三时钟CLK1和第四时钟CLK2，所述第三时钟CLK1分别输入边沿鉴频器B、判断电路D和计数器C，所述第四时钟CLK2分别输入边沿鉴频器B和判断电路D，所述边沿鉴频器B根据预设规则采集输入时钟信号，所述边沿鉴频器B的输出信号输入判断电路D，所述判断电路D根据第三时钟CLK1、第四时钟CLK2、边沿鉴频器B的输出信号和计数器C反馈信号控制计数器C，判断电路D采集计数器C输出信号作为计数器C反馈信号，所述计数器C输出端作为该锁定指示电路输出端。

其中，所述判断电路D包括第一异或门、第二异或门、第一D触发器DFF1、第一与门AND1和延迟单元Delay；