[发明专利]输入/输出电路和具有该输入/输出电路的存储器装置

权利要求书

1.一种输入/输出电路，所述输入/输出电路包括：

数据缓冲器组，所述数据缓冲器组被配置为缓冲通过数据线接收的数据；

数据选通缓冲器，所述数据选通缓冲器被配置为对数据选通信号进行缓冲，以输出经缓冲的数据选通时钟；

数字控制延迟线，所述数字控制延迟线被配置为通过根据延迟代码控制经缓冲的数据的偏斜来输出延迟数据；

数据选通时钟输出电路，所述数据选通时钟输出电路被配置为响应于所述经缓冲的数据选通时钟而生成延迟数据选通时钟；

采样器，所述采样器被配置为根据所述延迟数据选通时钟而对所述延迟数据进行采样，以输出经采样的数据；以及

去偏斜电路，所述去偏斜电路被配置为基于所述经采样的数据的相位是否彼此一致来生成有效信号，并且根据所述有效信号而更新所述延迟代码。

2.根据权利要求1所述的输入/输出电路，其中，所述数据缓冲器组包括多个比较器，所述多个比较器被配置为对通过所述数据线接收的数据进行缓冲。

3.根据权利要求2所述的输入/输出电路，其中，所述多个比较器中的每个比较器通过每个比较器的负端子共同地接收基准电压，通过每个比较器的正端子接收所述数据，并且通过对所述基准电压的电平和所述数据的电平进行比较而输出所述经缓冲的数据。

4.根据权利要求1所述的输入/输出电路，其中，所述数据选通缓冲器包括比较器，所述比较器被配置为在所述比较器的负端子接收数据选通时钟，且在所述比较器的正端子接收所述数据选通信号，并且

其中，所述比较器响应于所述数据选通时钟和所述数据选通信号而输出所述经缓冲的数据选通时钟。

5.根据权利要求1所述的输入/输出电路，其中，所述数字控制延迟线根据所述延迟代码控制所述经缓冲的数据的相位以输出所述延迟数据。

6.根据权利要求1所述的输入/输出电路，其中，所述采样器包括多个延迟触发器，所述多个延迟触发器被配置为根据所述延迟数据选通时钟对所述延迟数据进行采样以输出上升数据和下降数据作为所述经采样的数据。

7.根据权利要求1所述的输入/输出电路，其中，所述去偏斜电路包括：

时钟发生器，所述时钟发生器被配置为生成用于驱动所述数字控制延迟线的数据复制时钟以及用于驱动所述数据选通时钟输出电路的数据选通复制时钟；

检测电路，所述检测电路被配置为根据所述经采样的数据来输出用于向上或向下更新所述延迟代码的代码控制信号，或者通过确定所述经采样的数据的有效性来输出所述有效信号或模糊状态信号；以及

偏斜控制器，所述偏斜控制器被配置为响应于所述有效信号和所述代码控制信号而更新所述延迟代码，并且响应于所述模糊状态信号而输出锁定信号。

8.根据权利要求7所述的输入/输出电路，其中，所述时钟发生器包括：

振荡器，所述振荡器被配置为生成数据选通时钟，并且响应于所述锁定信号而停止生成所述数据选通时钟；

第一时钟缓冲器，所述第一时钟缓冲器被配置为根据基准电压和所述数据选通时钟而输出所述数据复制时钟；以及

第二时钟缓冲器，所述第二时钟缓冲器被配置为根据所述数据选通时钟和数据选通反转时钟来输出所述数据选通复制时钟。

9.根据权利要求8所述的输入/输出电路，其中，所述数据复制时钟用于驱动所述数字控制延迟线，并且

所述数据选通复制时钟用于驱动所述数据选通时钟输出电路。

10.根据权利要求7所述的输入/输出电路，其中，所述时钟发生器包括：

振荡器，所述振荡器被配置为生成数据选通时钟和公共时钟；

第一比较器，所述第一比较器被配置为对所述数据选通时钟和基准电压进行比较以输出所述数据复制时钟；以及

第二比较器，所述第二比较器被配置为对所述数据选通时钟和数据选通反转时钟进行比较以输出所述数据选通复制时钟。