[发明专利]输入/输出电路和具有该输入/输出电路的存储器装置

说明书

输入/输出电路和具有该输入/输出电路的存储器装置。一种输入/输出电路包括：数据缓冲器组，其被配置为缓冲经由数据线接收的数据；数据选通缓冲器，其被配置为缓冲数据选通信号，以输出经缓冲的数据选通时钟；数字控制延迟线，其被配置为通过根据延迟代码控制经缓冲的数据的偏斜而输出延迟数据；数据选通时钟输出电路，其被配置为响应于经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，其被配置为根据延迟数据选通时钟而对延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，其被配置为根据经采样的数据而更新延迟代码。

技术领域

本发明的各种实施方式涉及一种输入/输出电路。具体地，这些实施方式涉及一种能够减少读取操作时间的输入/输出电路。

背景技术

存储器系统可以包括存储装置和存储器控制器。

存储装置可以包括多个存储器装置。多个存储器装置可以存储数据或者输出所存储的数据。例如，这些存储器装置可以包括在供电中断时丢失存储的数据的易失性存储器装置，或者即便在供电中断时也保留存储的数据的非易失性存储器装置。

存储器控制器可以控制主机和存储装置之间的数据通信。

主机可以通过利用诸如快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议来与存储器装置通信。然而，为主机和存储器系统之间的数据通信的目的而提供的接口协议可以不限于上述示例，并且可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子设备(IDE)之类的各种接口协议。

发明内容

各种实施方式涉及一种能够提高输入/输出数据的可靠性的输入/输出电路。

根据一实施方式，一种输入/输出电路包括：数据缓冲器组，其被配置为对通过数据线接收的数据进行缓冲；数据选通缓冲器，其被配置为缓冲数据选通信号，以输出经缓冲的数据选通时钟；数字控制延迟线，其被配置为通过根据延迟代码控制经缓冲的数据的偏斜而输出延迟数据；数据选通时钟输出电路，其被配置为响应于经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，其被配置为根据延迟数据选通时钟而对延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，其被配置为根据经采样的数据来更新延迟代码。

根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为传输数据；数据选通路径，其被配置为传输数据选通信号；以及去偏斜电路，其被配置为通过反馈经由所述数据路径输出的上升数据和下降数据并且通过控制所述数据路径和所述数据选通路径的延迟时间来减小通过所述数据路径而输出的所述上升数据和所述下降数据之间的偏斜。

根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为根据参考选通时钟从输入数据中生成上升数据和下降数据，并且将上升数据和下降数据提供至包括在存储器装置中的存储器核心；数据选通路径，其被配置为从输入数据选通信号中生成参考选通时钟；以及去偏斜电路，其被配置为通过参考从数据路径提供的上升数据和下降数据而控制在数据路径和数据选通路径中的延迟来减小上升数据和下降数据之间的偏斜。

附图说明

图1是例示根据实施方式的存储器系统的图；

图2是例示图1所示的存储器装置的图；

图3是例示图2的输入/输出电路的示意图；

图4是例示图3的输入/输出电路的详细图示；

图5是例示图4的检测电路的详细图示；

图6是例示图4的代码发生器的详细图示；

图7是例示图4的锁定控制器的详细图示；

图8是例示输出锁定信号的情形的图；

图9是例示本发明的效果的图；