[发明专利]非易失性存储器件及其操作方法和存储系统

权利要求书

1.一种非易失性存储器件，包括：

存储单元阵列，其包括多个非易失性存储单元；

页缓冲器电路，其通过多个位线连接到所述存储单元阵列；

计算电路，其配置为基于具有第一尺寸的计算窗口来执行对信息比特和权重比特的计算，所述信息比特和权重比特包括在用户数据集中，所述存储单元阵列配置为存储所述用户数据集，所述计算电路还配置为通过所述页缓冲器电路接收所述用户数据集；以及

数据输入/输出电路，其连接到所述计算电路，

其中，所述计算电路还配置为响应于所述计算电路完成对所有信息比特和权重比特的计算，向所述数据输入/输出电路提供输出数据集，并且

其中，所述输出数据集对应于完成计算的结果。

2.如权利要求1所述的非易失性存储器件，还包括：

错误校验码引擎，其配置为：

基于与所述用户数据集相关的奇偶校验数据来校正所述信息比特和所述权重比特中的至少一个错误比特，并且

将校正后的数据集提供给所述计算电路。

3.如权利要求1所述的非易失性存储器件，其中，所述计算电路包括：

移位寄存器块，其配置为：

基于所述计算窗口来划分所述权重比特，以顺序提供特征映射，并且

基于所述特征映射中的每个与所述信息比特之间的相关性来划分所述信息比特，以顺序地提供激活；

乘法和累加电路，其配置为：

对所述特征映射中的每个和所述激活中的相应一个执行矩阵向量乘法，

对所述矩阵向量乘法的结果进行累加，并且

提供所述输出数据集，

所述输出数据集通过对所述特征映射和所述激活执行的矩阵向量乘法的完成而生成；以及

数据缓冲器，其配置为存储所述输出数据集，以响应于写使能信号将所述输出数据集提供给所述数据输入/输出电路。

4.如权利要求3所述的非易失性存储器件，其中，所述移位寄存器块包括：

第一移位寄存器，其配置为：

将所述权重比特布置到所述特征映射中，使得所述特征映射分别具有P*Q的矩阵配置，并且

对所述权重比特进行移位，使得基于第一计算窗口来顺序输出所述特征映射，从而输出第一移位比特，

P和Q是自然数；以及

第二移位寄存器，其配置为：

基于相关性将所述信息比特布置到激活中，使得所述激活对应于多个子数据集，每个子数据集具有L*L的矩阵配置，并且

对所述信息比特进行移位，使得基于第二计算窗口来顺序输出所述激活，从而输出第二移位比特，所述第二计算窗口具有P*Q的矩阵配置，

L是大于3的自然数。

5.如权利要求4所述的非易失性存储器件，其中，所述第二移位寄存器被配置为：

将第二计算窗口在第一方向上移位，使得相对于第二计算窗口的两个连续位置在第二方向上重复选择2P个信息比特，直到所述第二计算窗口到达所述激活的边界处为止，以及

响应于所述第二计算窗口到达所述激活的边界，所述第二计算窗口移位了L-P。

6.如权利要求4所述的非易失性存储器件，其中，所述乘法和累加电路包括：

乘法电路，其配置为：

接收所述第一移位比特和所述第二移位比特，并且

将所述激活中的一个的信息比特乘以所述特征映射中的相应一个的权重比特，以提供乘法结果作为输出；以及

累加电路，其配置为累加所述乘法电路的输出，以提供所述输出数据集。

7.如权利要求6所述的非易失性存储器件，其中，所述乘法电路包括：

第一缓冲器，其配置为接收所述第一移位比特，以基于所述第一计算窗口输出所述第一移位比特作为所述特征映射；

第二缓冲器，其配置为接收所述第二移位比特，以基于所述第二计算窗口输出所述第二移位比特作为所述激活；以及

乘法器，其配置为将所述第一缓冲器的输出乘以所述第二缓冲器的输出，以提供乘法结果作为中间计算结果。