[发明专利]非易失性存储器及存储系统

说明书

本实施方式提供一种可抑制训练结果的设定所需的时间增加的非易失性存储器及存储系统。实施方式的非易失性存储器具备：存储单元阵列，包含第1存储区域及第2存储区域；输入输出电路，构成为可与存储器控制器通信；及控制电路。所述控制电路构成为，从所述存储器控制器收到第1指令时，执行与所述输入输出电路相关的第1训练动作，从所述存储器控制器收到第2指令时，将所述第1训练动作的第1结果存储到所述第1存储区域。

[相关申请]

本申请享受以日本专利申请2018-174423号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的所有内容。

技术领域

实施方式涉及一种非易失性存储器及存储系统。

背景技术

非易失性存储器已知有一种包括NAND型闪速存储器、及控制NAND型闪速存储器的存储器控制器的存储系统。

发明内容

本实施方式提供一种能抑制训练结果设定所需的时间增加的非易失性存储器及存储系统。

实施方式的非易失性存储器具备：存储单元阵列，包含第1存储区域及第2存储区域；输入输出电路，构成为可与存储器控制器通信；及控制电路。所述控制电路构成为：若从所述存储器控制器接收第1指令，便执行和所述输入输出电路相关的第1训练动作，若从所述存储器控制器接收第2指令，便将所述第1训练动作的第1结果存储到所述第1存储区域。

附图说明

图1是用于说明第1实施方式的存储系统的电源系统的构成的框图。

图2是用于说明第1实施方式的存储系统的信号系统的构成的框图。

图3是用于说明第1实施方式的半导体存储装置的构成的框图。

图4是用于说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图5是用于说明第1实施方式的半导体存储装置的存储单元阵列的存储区域的框图。

图6是用于说明第1实施方式的半导体存储装置的输入输出电路的构成的框图。

图7是用于说明第1实施方式的半导体存储装置的输入电路的构成的电路图。

图8是用于说明第1实施方式的半导体存储装置的输出电路的构成的电路图。

图9是用于说明第1实施方式的存储系统中的接口训练动作的训练项目的指令序列。

图10是用于说明第1实施方式的存储系统中的接口训练动作的训练项目的指令序列。

图11是用于说明第1实施方式的存储系统中的包含接口训练动作的一系列动作的流程图。

图12是用于说明第1实施方式的存储系统中的接口训练动作的指令序列。

图13是用于说明第2实施方式的存储系统中的包含接口训练动作的一系列动作的流程图。

图14是用于说明第2实施方式的存储系统中的接口训练动作的指令序列。

图15是用于说明第2实施方式的存储系统中的接口训练结果的设定变更动作的指令序列。

图16是用于说明第2实施方式的存储系统中的接口训练结果的设定变更动作的指令序列。

图17是用于说明第2实施方式的变化例的存储系统中的包含接口训练动作的一系列动作的流程图。

图18是用于说明第3实施方式的存储系统中的包含接口训练动作的一系列动作的流程图。

图19是用于说明第4实施方式的存储系统中的包含接口训练动作的一系列动作的流程图。