[发明专利]电路结构、电路板和超算设备

权利要求书

1.一种电路结构，应用于BLAKE算法的实现，其特征在于，包括：

至少两级运算电路单元，相邻的所述运算电路单元连接，每一个所述运算电路单元与用于输出待计算参数的输出单元连接，所述运算电路单元为应用于BLAKE算法的电路上的最小单元；

所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，所述电路结构上的加法器的输入端上设置有时序逻辑元件。

2.根据权利要求1所述的电路结构，其特征在于，所述运算电路单元包括第一运算路径、第二运算路径、第三运算路径和第四运算路径；

所述第一运算路径上设置有第一加法器和第二加法器，所述第二运算路径上设置有第一异或门和第一位移器，所述第三运算路径上设置有第三加法器，所述第四运算路径上设置有第二异或门和第二位移器；

所述第一运算路径的输入端、所述第二运算路径的输入端分别与所述第一加法器的输入端连接，所述第一加法器的输出端与所述第二加法器的输入端连接，所述第二加法器的输入端与所述输出单元的输出端连接，所述第二加法器的输出端与所述第四运算路径上的第二异或门的输入端连接；

所述第二运算路径的输入端与所述第一异或门的输入端连接，所述第一异或门的输出端与所述第一位移器的输入端连接；

所述第三运算路径的输入端与所述第三加法器的输入端连接，所述第三加法器的输出端与第一异或门的输入端连接；

所述第四运算路径的输入端与所述第二异或门的输入端连接，所述第二异或门的输出端与所述第二位移器的输入端连接，所述第二位移器的输出端与所述第三加法器的输入端连接。

3.根据权利要求2所述的电路结构，其特征在于，所述时序逻辑元件分别为第一寄存器、第二寄存器、第三寄存器和第四寄存器。

4.根据权利要求3所述的电路结构，其特征在于，在所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件时，所述第二加法器的输出端与所述第一寄存器的输入端连接，所述第一寄存器的输出端分别与所述第二异或门的输入端、下一级运算电路单元的第一运算路径的输入端连接；

所述第一位移器的输出端与所述第二寄存器的输入端连接，所述第二寄存器的输出端与下一级运算电路单元的第二运算路径的输入端连接；

所述第三加法器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端分别与所述第一异或门的输入端、下一级运算电路单元的第三运算路径的输入端连接；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

5.根据权利要求3所述的电路结构，其特征在于，在所述电路结构上的加法器的输入端上设置有时序逻辑元件时，所述第一运算路径的输入端与所述第一寄存器的输入端连接，所述第一寄存器的输出端与所述第一加法器的输入端连接；

所述第二运算路径的输入端与所述第二寄存器的输入端连接，所述第二寄存器的输出端分别与所述第一加法器的输入端、所述第一异或门的输入端连接；

所述第三运算路径的输入端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述第三加法器的输入端；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

6.根据权利要求2所述的电路结构，其特征在于，所述时序逻辑元件为以下的任意一种或多种：触发器、计数器、寄存器。

7.根据权利要求2所述的电路结构，其特征在于，相邻的两级运算电路单元中的上一级运算电路单元中的第一位移器为右移12的位移器，上一级运算电路单元中的第二位移器为右移16位的位移器；

相邻的两级运算电路单元中的下一级运算电路单元中的第一位移器为右移7的位移器，下一级运算电路单元中的第二位移器为右移8位的位移器。