[发明专利]电路结构、电路板和超算设备

说明书

本申请提供一种电路结构、电路板和超算设备，其中，该电路结构包括：至少两级运算电路单元，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

技术领域

本申请涉及超算设备领域，例如涉及一种电路结构、电路板和超算设备。

背景技术

BLAKE算法做为一种高效的加密算法，常常被应用在数字货币算法的实现中；可以采用电路结构实现BLAKE算法。

现有技术中，用于实现BLAKE算法的电路结构中包括多个运算电路单元，每一个运算电路单元上设置有加法器和/或异或门；每一个运算电路单元上设置有四个运算路径，在每一个运算路径的输入端上会设置一个时序逻辑元件，例如时序逻辑元件为寄存器。通过上述电路结构可以实现BLAKE算法。

然而现有技术中，由于用于实现BLAKE算法的电路结构中具有多个加法器核多个异或门，当这些器件级联在一起的时候，会导致每一个运算电路单元输出的信号中具有毛刺，进而导致接收到具有毛刺的运算电路单元的计时频率升高，进一步的导致整个电路结构的计时频率升高，导致整个电路结构的动态功耗较高。

发明内容

本申请提供一种电路结构、电路板和超算设备，以解决现有技术中用于实现BLAKE算法的电路结构的计时频率升高，电路结构的动态功耗较高的问题。

第一方面，本申请提供一种电路结构，应用于BLAKE算法的实现，其特征在于，包括：

至少两级运算电路单元，相邻的所述运算电路单元连接，每一个所述运算电路单元与用于输出待计算参数的输出单元连接，所述运算电路单元为应用于BLAKE算法的电路上的最小单元；

所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，所述电路结构上的加法器的输入端上设置有时序逻辑元件。

进一步地，所述运算电路单元包括第一运算路径、第二运算路径、第三运算路径和第四运算路径；

所述第一运算路径上设置有第一加法器和第二加法器，所述第二运算路径上设置有第一异或门和第一位移器，所述第三运算路径上设置有第三加法器，所述第四运算路径上设置有第二异或门和第二位移器；

所述第一运算路径的输入端、所述第二运算路径的输入端分别与所述第一加法器的输入端连接，所述第一加法器的输出端与所述第二加法器的输入端连接，所述第二加法器的输入端与所述输出单元的输出端连接，所述第二加法器的输出端与所述第四运算路径上的第二异或门的输入端连接；

所述第二运算路径的输入端与所述第一异或门的输入端连接，所述第一异或门的输出端与所述第一位移器的输入端连接；

所述第三运算路径的输入端与所述第三加法器的输入端连接，所述第三加法器的输出端与第一异或门的输入端连接；

所述第四运算路径的输入端与所述第二异或门的输入端连接，所述第二异或门的输出端与所述第二位移器的输入端连接，所述第二位移器的输出端与所述第三加法器的输入端连接。

进一步地，所述时序逻辑元件分别为第一寄存器、第二寄存器、第三寄存器和第四寄存器。