[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够抑制写入动作的时延增加的半导体存储装置。实施方式的半导体存储装置具备：第1平面及第2平面，各自包含含有多个存储单元的存储单元阵列；输入输出电路，以从控制器接收要写入到所述存储单元阵列的数据的方式构成；以及控制电路。所述第1平面还包含：第1感测放大器电路，电连接在所述第1平面内的所述多个存储单元中的第1存储单元；及第1锁存电路，串联连接在所述输入输出电路与所述第1感测放大器电路之间。所述控制电路构成为，当接收到指示对所述第1存储单元的第1写入动作的第1指令时，在伴随所述第1写入动作的所述第1锁存电路的使用完成之前受理第2指令，所述第2指令指示对所述第2平面内的所述多个存储单元中的第2存储单元的第2写入动作。

[相关申请案]

本申请案享有将日本专利申请案2018-171686号(申请日：2018年9月13日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够抑制写入动作的时延增加的半导体存储装置。

实施方式的半导体存储装置具备：第1平面及第2平面，各自包含含有多个存储单元的存储单元阵列；输入输出电路，以从控制器接收要写入到所述存储单元阵列的数据的方式构成；以及控制电路。所述第1平面还包含：第1感测放大器电路，电连接在所述第1平面内的所述多个存储单元中的第1存储单元；及第1锁存电路，串联连接在所述输入输出电路与所述第1感测放大器电路之间。所述控制电路构成为，当接收到指示对所述第1存储单元的第1写入动作的第1指令时，在伴随所述第1写入动作的所述第1锁存电路的使用完成之前受理第2指令，所述第2指令指示对所述第2平面内的所述多个存储单元中的第2存储单元的第2写入动作。

附图说明

图1是用来说明第1实施方式的存储系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的平面的框图。

图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图5是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。

图6是用来说明第1实施方式的半导体存储装置的感测放大器模块的构成的框图。

图7是用来说明第1实施方式的半导体存储装置的感测放大器单元的构成的电路图。

图8是用来说明第1实施方式的半导体存储装置中的虚拟高速缓存编程动作的指令序列。

图9是用来说明第1实施方式的第1变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

图10是用来说明第1实施方式的第1变化例的半导体存储装置中的用来避免感测放大器单元内的数据的冲撞的数据转移的示意图。

图11是用来说明第1实施方式的第2变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

图12是用来说明第1实施方式的第2变化例的进一步的变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

具体实施方式