[发明专利]SRAM写控制电路

权利要求书

1.一种SRAM写控制电路，所述SRAM包括存储单元，所述存储单元的写字线与字线驱动电路的输出端耦接；其特征在于，所述SRAM写控制电路包括：写探测单元及字线加压单元，其中：

所述字线加压单元，适于拉升所述存储单元写字线的电压，包括使能端及输出端，其中输出端与所述字线驱动电路的电源信号输入端耦接，在使能端接收到使能信号为1时，所述字线加压单元开启，拉升所述存储单元写字线的电压；

所述写探测单元，与所述存储单元的结构具有一致性，适于模拟所述存储单元的写入过程，输入端耦接时钟信号，输出端耦接所述字线加压单元的使能端，基于模拟结果输出相应的使能信号，其中，当电源电压或者地线电压不稳定且时钟信号为1时，所述写探测单元基于模拟结果输出使能信号为1；当电源电压或者地线电压均稳定时，所述写探测单元基于模拟结果输出使能信号为0。

2.根据权利要求1所述的SRAM写控制电路，其特征在于，所述写探测单元包括：一个写探测模块；或者，至少两个结构相同的写探测模块及与各写探测模块输出端耦接的或门模块，所述或门模块的输出端与所述字线加压单元的使能端耦接。

3.根据权利要求2所述的SRAM写控制电路，其特征在于，所述存储单元为4T存储单元、6T存储单元或8T存储单元。

4.根据权利要求3所述的SRAM写控制电路，其特征在于，所述存储单元包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一反相放大器、第二反相放大器、写位线、写位线反、写字线、读位线、读字线，其中：

所述第一MOS管的栅极与写字线耦接，所述第一MOS管的源极与第一反相放大器的输出端及第二反相放大器的输入端耦接，所述第一MOS管的漏极与写位线耦接；

所述第二MOS管的栅极与写字线耦接，所述第二MOS管的源极与第一反相放大器的输入端及第二反相放大器的输出端耦接，所述第二MOS管的漏极与写位线反耦接；

所述第三MOS管的栅极与第一反相放大器的输入端耦接，所述第三MOS管的源极与第四MOS管的源极耦接，所述第三MOS管的漏极与地线耦接；

所述第四MOS管的栅极与读字线耦接，所述第四MOS管的源极与第三MOS管的源极耦接，所述第四MOS管的漏极与读位线耦接；

所述第一反相放大器的输入端与第二MOS管的源极耦接，所述第一反相放大器的输出端与第一MOS管的源极耦接；

所述第二反相放大器的输入端与第一MOS管的源极耦接，所述第二反相放大器的输出端与第二MOS管的源极耦接。

5.根据权利要求4所述的SRAM写控制电路，其特征在于，所述写探测模块包括：第三反相放大器、第四反相放大器、第五反相放大器、第六反相放大器、第五MOS管、第六MOS管、锁存器，其中：

所述第三反相放大器的输入端与第六MOS管的漏极及锁存器的输入端耦接，所述第三反相放大器的输出端与第五MOS管的漏极耦接；

所述第四反相放大器的输入端与第五MOS管的漏极耦接，所述第四反相放大器的输出端与第六MOS管的漏极及锁存器的输入端耦接；

所述第五反相放大器的输入端与时钟脉冲信号耦接，所述第五反相放大器的输出端与第五MOS管的栅极及第六反相放大器的输入端耦接；

所述第六反相放大器的输入端与第五反相放大器的输出端耦接，所述第六反相放大器的输出端与第六MOS管的栅极耦接；

所述第五MOS管的漏极与第三反相放大器的输出端及第四反相放大器输入端耦接，所述第五MOS管的栅极与第五反相放大器的输出端耦接，所述第五MOS管的源极与地线耦接；

所述第六MOS管的漏极与第三反相放大器的输入端、第四反相放大器的输出端及锁存器输入端耦接，所述第六MOS管的栅极与第六反相放大器的输出端耦接，所述第六MOS管的源极与地线耦接；

所述锁存器的输入端与第六MOS管的漏极、第三反相放大器的输入端、第四反相放大器的输出端及第五反相放大器的输出端耦接，所述锁存器输出端与所述字线加压单元的使能端耦接。

6.根据权利要求5所述的SRAM写控制电路，其特征在于，所述第五MOS管与第六MOS管为NMOS管。