[发明专利]一种差分快速读取电路、存储芯片及存储器

说明书

本发明公开了一种差分快速读取电路、存储芯片及存储器，基于差分比较器输出0或1的思路，将存储单元的存储内容是0或1结合起来，通过PCH和锁存控制信号，在PCH信号高电平的T1时间内充能两条位线控制端，在锁存信号高电平的T2时间内控制两条位线控制端进行任一端放电，以此作为差分主电路的两个输入，由于差分电路的特性，能够实现两个输入信号的高速判断，从而快速输出存储单元的内容。

技术领域

本发明涉及一种存储单元的读取电路，特别是一种差分快速读取电路、存储芯片及存储器。

背景技术

闪存电路，或者存储电路中经常以MOS管开关作为逻辑判断信号，而MOS管的打开和关闭是通过施加在MOS管上的电压作为控制的，但是电压控制MOS管开关具有一定的延时，已经成为高速闪存电路中的一个性能瓶颈，特别是存储单元内容的读取，使用传统的电压判断电路对数据进行读取速度很慢，严重拖慢了闪存的处理速度。

发明内容

为解决上述问题，本发明提供了一种差分快速读取电路，能够快速读取存储单元的内容，直接输出0或1数据。

本发明解决其问题所采用的技术方案是：

一种差分快速读取电路，包括由MOS管组成的差分主电路、PCH控制端、锁存信号控制端、第一位线控制端和第二位线控制端，所述PCH控制端连接到所述差分主电路作为开关控制端，所述锁存信号控制端连接所述差分主电路和数字地，所述第一位线控制端和第二位线控制端分别作为输入端连接所述差分主电路，且所述第一位线控制端和第二位线控制端的输入信号不相同，所述差分主电路的输出端作为存储单元的数据输出端。

进一步，所述差分主电路由6个MOS管组成，分别为M0、M1、M2、M3、M4和M5，所述M0－M3的源极均连接Vcc，所述M0和M1的漏极连接所述M4的漏极，所述M2和M3的漏极连接所述M5的漏极，所述M4的漏极连接所述第一位线控制端，所述M5的漏极连接所述第二位线控制端，所述M1和M4的栅极连接到所述M5的漏极作为所述差分主电路的输出端，所述M2和M5的栅极连接到所述M4的漏极，所述M4和M5的源极连接到所述锁存信号控制端。

进一步，所述PCH控制端包括一个单输入单输出的PCH反相器，所述PCH反相器的输出连接到所述M0的栅极。

进一步，所述锁存信号控制端包括MOS管M6，所述M6的漏极连接所述差分主电路，栅极连接Latch信号，源极连接数字地。

进一步，所述第一位线控制端包括电容C0和第一位线，所述电容C0一端连接所述M4的漏极和所述第一位线，另一端连接数字地；所述第二位线控制端包括电容C1和第二位线，所述电容C2一端连接所述M5的漏极和所述第二位线，另一端连接数字地；所述第一位线和第二位线的输出信号不相同。

进一步，所述电容C0和电容C1的电容值相同。

进一步，所述差分主电路的输出端连接一个单输入单输出的输出反相器，所述输出反相器的输出端输出0或1。

一种存储器芯片，包括有上述任一一种差分快速读取电路。

一种存储器，设置有至少一个存储器芯片，包括有上述任一一种差分快速读取电路。

本发明的有益效果是：本发明基于差分比较器输出0或1的思路，将存储单元的存储内容是0或1结合起来，通过PCH和锁存控制信号，在PCH信号高电平的T1时间内充能两条位线控制端，在锁存信号高电平的T2时间内控制两条位线控制端进行任一端放电，以此作为差分主电路的两个输入，由于差分电路的特性，能够实现两个输入信号的高速判断，从而快速输出存储单元的内容。

附图说明

下面结合附图和实施例对本发明作进一步说明。

图1是本发明实施例的整体电路图；