[发明专利]沟槽肖特基器件

说明书

本发明提供了一种沟槽肖特基器件，涉及半导体器件的技术领域，包括单晶层和设置在单晶层上的金属硅化物层、沟槽肖特基器件形成贯穿金属硅化物层以及贯穿部分单晶层的沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域，宽径区和部分变径区位于单晶层内，解决势垒金属溅射困难的问题，进而极大程度地缓解漏电现象。

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种沟槽肖特基器件。

背景技术

为了优化平面型肖特基二极管的压降VF与漏电IR，于是产生了沟槽型MOS结构的沟槽肖特基势垒二极管(TMBS diode)。沟槽肖特基势垒二极管在工艺中，对于表面氧化层刻蚀的过程，不可避免的要将栅氧化层进行过刻蚀，否则很难保证硅表面上的氧化层被完全去除,在栅氧化层过刻蚀的地方势垒金属的覆盖困难,会产生漏电。

发明内容

有鉴于此，本发明的目的在于提供沟槽肖特基器件，解决势垒金属溅射困难的问题，进而极大程度地缓解漏电现象。

第一方面，本发明实施例提供了一种沟槽肖特基器件，包括单晶层和设置在所述单晶层上的金属硅化物层、所述沟槽肖特基器件形成贯穿所述金属硅化物层以及贯穿部分所述单晶层的沟槽，所述沟槽包括宽径区、窄径区和变径区，所述变径区为由所述窄径区过渡到所述宽径区的区域，所述宽径区和部分所述变径区位于所述单晶层内。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，还包括于所述沟槽的内壁形成的栅氧化层。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，还包括淀积于所述沟槽内部的掺杂多晶硅。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述掺杂多晶硅的上表面呈弧面状。

结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述单晶层的上表面高于所述弧面的最低点且低于所述弧面的最高点。

结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，还包括金属电极层，设置在所述金属硅化物层上。

结合第一方面，本发明实施例提供了第一方面的第六种可能的实施方式，其中，所述金属硅化物层与所述单晶层的接触面为势垒区。

结合第一方面，本发明实施例提供了第一方面的第七种可能的实施方式，其中，所述势垒区与所述栅氧化层的夹角呈锐角。

结合第一方面，本发明实施例提供了第一方面的第八种可能的实施方式，其中，所述宽径区的宽度为0.7-1.8微米，所述窄径区的宽度为0.3-1.0微米。

结合第一方面，本发明实施例提供了第一方面的第九种可能的实施方式，其中，所述沟槽的形状呈凸形。

本发明实施例提供了一种沟槽肖特基器件，包括单晶层和设置在单晶层上的金属硅化物层、沟槽肖特基器件形成贯穿金属硅化物层以及贯穿部分单晶层的沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域，宽径区和部分变径区位于单晶层内，通过本发明实施例中沟槽的设置，使得势垒区抵靠在变径区部分上，和/或，势垒区在水平方向上向沟槽口方向有个横向位移，由于本发明实施例中提供的沟槽形状，不会造成栅氧化过度刻蚀，进而解决了势垒金属溅射的覆盖困难的问题，与此同时，由于势垒区边缘和栅氧化层的夹角呈锐角，使势垒区与沟槽相近区域的电场要远低于其他势垒区的电场，从而减少势垒区边缘的漏电流。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。