[发明专利]一种FPGA及其压缩数据的方法、加速卡

权利要求书

1.一种现场可编程门阵列FPGA，其特征在于，应用于加速卡，包括：

控制器、聚合处理模块、至少两个缓存区域及至少两个压缩处理模块；其中，所述至少两个缓存区域与所述至少两个压缩处理模块一一对应连接；

所述控制器，用于获取服务器向所述加速卡的连接接口发送的待处理数据，对所述待处理数据进行分块处理以形成多个待处理数据块；在每形成一个所述待处理数据块时，将形成的所述待处理数据块写入一个处于空闲态的所述缓存区域；

所述压缩处理模块，用于读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块进行压缩处理以形成压缩数据块后输出；

所述聚合处理模块，用于对所述至少两个压缩处理模块输出的各个所述压缩数据块进行聚合处理以形成压缩数据。

2.根据权利要求1所述的FPGA，其特征在于，

所述压缩处理模块，包括：压缩处理单元和编码处理单元；其中，

所述压缩处理单元与一个所述缓存区域相连；

所述压缩处理单元，用于读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块所携带的各个重复字符串进行替换处理以形成待编码数据块，并输出所述待编码数据块；

所述编码处理单元，用于对与其相连的所述压缩处理单元输出的所述待编码数据块进行编码处理以形成压缩数据块，并输出所述压缩数据块。

3.根据权利要求2所述的FPGA，其特征在于，

所述压缩处理单元，用于依次搜索所述待处理数据块所携带的各个字符串，针对于搜索的当前字符串，执行如下A1或A2：

A1：当已经搜索的各个历史字符串中存在字典字符串携带所述当前字符串时，确定所述当前字符串相对于所述字典字符串的重复长度及指回距离，利用所述重复长度及所述指回距离替换所述当前字符串；

A2：当已经搜索的各个历史字符串中不存在字典字符串携带所述当前字符串时，确定所述当前字符串的长度参数，在所述当前字符串之前插入所述长度参数。

4.根据权利要求1所述的FPGA，其特征在于，

所述控制器，用于以设定大小对所述待处理数据所对应的数据流进行分块处理以形成多个待处理数据块。

5.根据权利要求1至4中任一所述的FPGA，其特征在于，

所述FPGA，进一步包括：AXI4-Stream接口；

所述AXI4-Stream接口分别与所述加速卡的缓存管理模块以及所述控制器相连。

6.一种利用权利要求1至5中任一所述的现场可编程门阵列FPGA压缩数据的方法，其特征在于，包括：

利用所述控制器获取服务器向所述加速卡的连接接口发送的待处理数据，对所述待处理数据进行分块处理以形成多个待处理数据块；

利用所述控制模块在每形成一个所述待处理数据块时，将形成的所述待处理数据块写入一个处于空闲态的所述缓存区域；

利用各个所述压缩处理模块读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块进行压缩处理以形成压缩数据块后输出；

利用所述聚合处理模块对所述至少两个压缩处理模块输出的各个所述压缩数据块进行聚合处理以形成压缩数据。

7.根据权利要求6所述的方法，其特征在于，

所述利用各个所述压缩处理模块读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块进行压缩处理以形成压缩数据块后输出，包括：

利用各个所述压缩处理单元分别读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块所携带的各个重复字符串进行替换处理以形成待编码数据块，并输出所述待编码数据块；

利用各个所述编码处理单元以预设规则对与其相连的所述压缩处理单元输出的所述待编码数据块进行编码处理以形成压缩数据块，并输出所述压缩数据块。