[发明专利]一种FPGA及其压缩数据的方法、加速卡

说明书

本发明公开了FPGA及其压缩数据的方法、加速卡，FPGA包括：控制器、聚合处理模块、至少两个缓存区域及至少两个压缩处理模块；缓存区域与压缩处理模块一一对应连接；控制器获取服务器向加速卡的连接接口发送的待处理数据，对待处理数据进行分块处理以形成多个待处理数据块，形成一个待处理数据块时，将待处理数据块写入一个处于空闲态的缓存区域；压缩处理模块读取与其相连的缓存区域中写入的待处理数据块，对待处理数据块进行压缩处理以形成压缩数据块后输出；聚合处理模块对至少两个压缩处理模块输出的各个压缩数据块进行聚合处理以形成压缩数据。基于本发明提供的技术方案实现压缩数据时，可更为快速的实现对数据进行压缩。

技术领域

本发明涉及电气工程技术领域，尤其涉及一种FPGA及其压缩数据的方法、加速卡。

背景技术

为了提高服务器的计算效率及存储效率，通常需要在服务器上插接加速卡，服务器可将待处理数据下发至加速卡进行压缩处理以释放服务器的计算负载。

目前，加速卡通常包括有连接接口及处理芯片，处理芯片上集成有Gzip算法模型，集成有Gzip算法模型的处理芯片可针对服务器发送至连接接口的的待处理数据进行压缩处理。

集成有Gzip算法模型的处理芯片对待处理数据进行压缩处理时，存在大量的串行操作，压缩速率较低。

发明内容

本发明提供一种FPGA(Field－ProgrammableGateArray，现场可编程门阵列)及其压缩数据的方法、加速卡，可更为快速的实现对数据进行压缩。

第一方面，本发明提供了一种FPGA，应用于加速卡，包括：

控制器、聚合处理模块、至少两个缓存区域及至少两个压缩处理模块；其中，所述至少两个缓存区域与所述至少两个压缩处理模块一一对应连接；

所述控制器，用于获取服务器向所述加速卡的连接接口发送的待处理数据，对所述待处理数据进行分块处理以形成多个待处理数据块；在每形成一个所述待处理数据块时，将形成的所述待处理数据块写入一个处于空闲态的所述缓存区域；

所述压缩处理模块，用于读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块进行压缩处理以形成压缩数据块后输出；

所述聚合处理模块，用于对所述至少两个压缩处理模块输出的各个所述压缩数据块进行聚合处理以形成压缩数据。

优选地，

所述压缩处理模块，包括：压缩处理单元和编码处理单元；其中，

所述压缩处理单元与一个所述缓存区域相连；

所述压缩处理单元，用于读取与其相连的所述缓存区域中写入的所述待处理数据块，对所述待处理数据块所携带的各个重复字符串进行替换处理以形成待编码数据块，并输出所述待编码数据块；

所述编码处理单元，用于对与其相连的所述压缩处理单元输出的所述待编码数据块进行编码处理以形成压缩数据块，并输出所述压缩数据块。

优选地，

所述压缩处理单元，用于依次搜索所述待处理数据块所携带的各个字符串，针对于搜索的当前字符串，执行如下A1或A2：

A1：当已经搜索的各个历史字符串中存在字典字符串携带所述当前字符串时，确定所述当前字符串相对于所述字典字符串的重复长度及指回距离，利用所述重复长度及所述指回距离替换所述当前字符串；

A2：当已经搜索的各个历史字符串中不存在字典字符串携带所述当前字符串时，确定所述当前字符串的长度参数，在所述当前字符串之前插入所述长度参数。

优选地，