[发明专利]存储器装置

说明书

本发明提出一种存储器装置。所述存储器装置包括至少一存储器组、至少一第一地址解码器组以及至少一第二地址解码器组。每个至少一存储器组包括多个存储单元阵列。每个第二地址解码器组包括多个第二地址解码器。所述至少一第二地址解码器组接收多个行选择线以对所述至少一存储单元阵列中的存储单元进行存取操作。所述行选择线被区分为多个行选择线群，且每个行选择线群分别分配给对应的所述第二地址解码器，其中每个行选择线群中所分配的行选择线的数量小于所述行选择线的总数。

技术领域

本发明涉及一种存储器技术，尤其涉及一种存储器装置。

背景技术

现今的电子装置通常需要能够迅速地处理大量数据，且对于电子装置的尺寸也是希望朝向轻薄短小来设计。因此，使用于电子装置中的半导体存储器装置也希望能够在具备大容量的情形下仍有较小的体积。

半导体存储器装置大致上可根据其操作性质而分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置在未被施加电源的情况下会丢失所存储的数据，而非易失性存储器装置即使在不再被施加电源时仍能够保留所存储的数据。在设计半导体存储器装置的电路结构时，地址解码器通常会设置于存储单元阵列的周围，以缩小芯片尺寸。若是将所有的地址解码器(如，X解码器及Y解码器)皆设置在存储单元阵列的同侧时，可以有效地缩小芯片尺寸。但是，由于位于存储单元阵列同侧的接线众多且过于复杂，可能导致半导体存储器装置的电路结构难以进行布线规划。

发明内容

有鉴于此，本发明提供一种存储器装置，其适度地减少地址解码器(尤其是，Y解码器)的接线数量以降低地址解码器所占用的逻辑电路面积，从而降低存储器装置的设计难度。

本发明的存储器装置包括至少一存储器组、至少一第一地址解码器组以及至少一第二地址解码器组。每个至少一存储器组包括多个存储单元阵列。第一地址解码器组耦接至少一存储器组。每个第一地址解码器组包括多个第一地址解码器。至少一第二地址解码器组耦接所述至少一存储器组。每个第二地址解码器组包括多个第二地址解码器。所述至少一第二地址解码器组接收多个行选择线以对所述存储单元阵列中的存储单元进行存取操作。所述多个行选择线被区分为多个行选择线群，且每个行选择线群分别分配给对应的所述第二地址解码器，其中每个行选择线群中所分配的行选择线的数量小于所述行选择线的总数。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是符合一实施例的一种存储器装置的方块图；

图2是符合一种实施例的图1中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；

图3是符合另一种实施例的图1中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；

图4是依照本发明第一实施例的一种存储器装置的方块图；

图5是图4中存储器组A、第一地址解码器XDEC以及第二地址解码器YDEC的位置关系图；

图6是依照本发明第二实施例的一种存储器装置的方块图；

图7是图6中子数据放大器SubAMP的电路图；

图8为数据切换电路与周边电路的电路图。

附图标记说明

100、400、600：存储器装置

110A、410A、610A：存储器组A

110B、410B、610B：存储器组B

110C、410C、610C：存储器组C

110D、410D、610D：存储器组D

120：行地址缓冲器