[发明专利]一种通道相位对齐电路及方法

说明书

一种通道相位对齐电路，包括，数据接收端、CDR状态机、控制编码器、特征码检测及控制逻辑单元，以及WCA状态机，其中，所述数据接收端，其接受高速串行数据，进行串行数据的采样、串并转换，及产生并行时钟；所述CDR状态机，用于时钟和数据的恢复控制，获取高速采样时钟和数据的相位对应关系；所述控制编码器，用于将所述相位对应关系转换成高速时钟插值器的控制码；所述特征码检测及控制逻辑单元，用于监测串行数据流中的训练特征码型；所述WCA状态机，用于计算数据的相位和字边界，连续多次检测到所述训练特征码并具有相同相位信息后，将所述CDR环路切换到WCA环路，进行相位对齐。本发明还提供一种通道相位对齐方法，可以进行准确的数据字边界对齐。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种通道相位对齐电路和方法。

背景技术

随着电子行业技术的发展，特别是在传输接口的发展上，数据带宽越来越高，传统并行接口的速度已经不能满足需求，取而代之的是速度更快的串行接口，串行数据通信能节约连线资源，对信号幅度的要求小，且信号之间的串扰小，传输速度高，广泛应用于各种通信类和消费类串行标准如以太网，硬盘数据传输，高清影像传输等等。随着各种应用的不断拓展，数据带宽需求在逐年成倍提高，单通道的串行数据率虽在不断提高，但也不能满足系统要求，多芯片及多通道的串行通信日益成为趋势。

多芯片及多通道的串行数据传输的主要面临的问题就是数据同步，如图8所示，多路接收端独立完成时钟和数据恢复并实现串行到并行的转换，其恢复出来的并行时钟和数据为rx_pck及rx_data。虽然通过一定发送端技术和通道走线匹配，可以实现通道间的串行数据流相位偏移确定且维持较小量，但由于接收端各路独立工作，数据经过串行转并行后，并行数据字边界并不确定，并行时钟的相位偏移量也不确定，如图9所示，这使得多路数据传输在接收端合并处理时变得困难。

传统的多路对齐技术在并行时钟和数据侧引入缓存，存取多拍数据后，基于特定的码型进行滑窗移动，将数据对齐后移出，形成多路的数据对齐及字边界确定，该方法一个很严重的问题就是数据缓存至少要两拍以上且工作在低速时钟域，这种方法串并转换延时大，而且低速操作将导致对齐后的数据有可能会错一个大拍，这对于一些要求严格的数字信号处理系统是不可接受的。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种通道相位对齐电路及方法，应用于高速串行数据通信接收端，特别是高速串行数据接收端的多芯片多通道，进行准确的数据字边界对齐。

为实现上述目的，本发明提供的通道相位对齐电路，包括：包括：数据接收端、CDR状态机、控制编码器、特征码检测及控制逻辑单元，以及WCA状态机，其中，

所述数据接收端，其接受高速串行数据，进行串行数据的采样、串并转换，及产生并行时钟；

所述CDR状态机，用于时钟和数据的恢复控制，获取高速采样时钟和数据的相位对应关系；

所述控制编码器，用于将所述相位对应关系转换成高速时钟插值器的控制码；

所述特征码检测及控制逻辑单元，用于监测串行数据流中的训练特征码型；

所述WCA状态机，用于计算数据的相位和字边界，连续多次检测到所述训练特征码并具有相同相位信息后，将所述CDR环路切换到WCA环路，进行相位对齐。

进一步的，所述数据接收端，包括：相位插值器，数据采样器，解串器及时钟数单元，其中，

所述相位插值器，其接收具有正交关系的两个时钟，输出相差为90度的两相时钟；

所述数据采样器进行准确的串行数据采样，采样后的数据经过所述解串器进行串并转换；

时钟数单元对高速时钟进行降速处理，产生与并行数据位宽相匹配的并行时钟。