[发明专利]信号处理装置和Δ-Σ调制器

说明书

本发明提供一种信号处理装置和Δ‑Σ调制器,信号处理装置包括多位元量化器，用于量化模拟输入以产生包括多个码段的多位元输出码，多个码段包括第一码段和第二码段，其中，该多位元量化器在完成该第一码段的确定之前完成该第二码段的确定；和处理电路，用于根据该多个码段分别产生多个数字输出，该多个数字输出包括从该第一码段衍生出来的第一数字输出和从该第二码段衍生出来的第二数字输出，其中，该处理电路在接收来自该多位元量化器的该第一码段之前接收来自该多位元量化器的该第二码段，以及，该第一数字输出与该第一码段之间的第一传递函数不同于该第二数字输出与该第二码段之间的第二传递函数。采用本发明，具有低延迟且系统稳定性好的优点。

技术领域

本发明涉及模拟至数字转换技术，以及更特别地，涉及一种用于将不同的传递函数(transfer functions)应用于多位元输出码的多个码段(code segments)的信号处理装置和Δ-Σ调制器，该多位元输出码的该多个码段被多位元量化器顺序地确定并输出。

背景技术

在典型的Δ-Σ调制器中，内部量化器的位数(bit number)通常与反馈数字至模拟转换器(digital-to-analog converter，DAC)的输入的位数相同。当内部量化器的位数增加时，完成电压至数字转换将消耗更多的延迟。在以顺序方式操作的典型多位元量化器中，最高有效位(most significant bits，MSB)将最先就绪，而最低有效位(leastsignificant bits，LSB)将以更长的等待时间完成。由于LSB信息会延长Δ-Σ调制器的环路延迟，因此，在使用多位反馈DAC的Δ-Σ调制器中实现高速过量环路延迟(excess loopdelay，ELD)补偿环路路径是迫切的。

发明内容

有鉴于此，本发明的目的之一在于提供一种用于将不同的传递函数应用于多位元输出码的多个码段的信号处理装置和相关的Δ-Σ调制器，具有低延迟、性能稳定性好的优点。

根据本发明的一些实施例,提供了一种信号处理装置,包括多位元量化器和处理电路。多位元量化器用于量化模拟输入以产生多位元输出码，该多位元输出码包括多个码段，该多个码段包括第一码段和第二码段，其中，该多位元量化器在完成该第一码段的确定之前完成该第二码段的确定。处理电路用于接收来自该多位元量化器的该多个码段，且根据该多个码段分别产生多个数字输出，该多个数字输出包括从该第一码段衍生出来的第一数字输出和从该第二码段衍生出来的第二数字输出，其中，该处理电路在接收来自该多位元量化器的该第一码段之前接收来自该多位元量化器的该第二码段，以及，该第一数字输出与该第一码段之间的第一传递函数不同于该第二数字输出与该第二码段之间的第二传递函数。

根据本发明的另一些实施例，提供了一种Δ-Σ调制器，其中，该Δ-Σ调制器包括如上所述的信号处理装置，以及，该信号处理装置的多位元量化器位于该Δ-Σ调制器的前馈路径上，该处理电路位于该Δ-Σ调制器的反馈路径上。

本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。

附图说明

通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。

图1是根据本发明实施例示出的第一信号处理装置的示意图。

图2是根据本发明实施例示出的用于根据输入的码段生成数字输出的一数字信号处理电路的示意图。

图3是根据本发明实施例示出的用于根据输入的码段生成数字输出的另一数字信号处理电路的示意图。

图4是根据本发明实施例示出的第二信号处理装置的示意图。

图5是根据本发明实施例示出的第三信号处理装置的示意图。

图6是根据本发明实施例示出的使用所提出的反馈设计的Δ-Σ调制器的示意图。