[发明专利]晶圆级系统封装方法

说明书

本发明提供一种晶圆级系统封装方法，包括：形成键合结构，键合结构包括：器件晶圆以及键合于器件晶圆的多个芯片，多个芯片中待屏蔽的芯片为第一芯片，第一芯片的数量为一个或多个；相邻芯片与器件晶圆之间围成塑封区；进行选择性喷涂处理，向塑封区喷洒塑封料，且对塑封料进行固化处理，形成覆盖所述器件晶圆和所述芯片侧壁的塑封层；在塑封层中形成围绕各个第一芯片的沟槽；在沟槽中和第一芯片上方形成导电材料；位于沟槽中的导电材料为导电侧壁，位于第一芯片上方的导电材料为导电层，用于与导电侧壁相连构成屏蔽壳体。本发明提高了封装成品率。

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶圆级系统封装方法以及封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

集成电路在使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题。现有技术通过在集成电路中设置屏蔽结构减小外界磁场的干扰，然而带有屏蔽功能的集成电路存在体积和厚度较大的问题。

发明内容

本发明解决的问题是提供一种晶圆级系统封装方法，提高封装成品率。

为了解决所述技术问题，本发明提供一种晶圆级系统封装方法，包括：形成键合结构，所述键合结构包括：器件晶圆以及键合于所述器件晶圆的多个芯片，所述多个芯片中待屏蔽的芯片为第一芯片，所述第一芯片的数量为一个或多个；相邻所述芯片与所述器件晶圆之间围成塑封区；进行选择性喷涂处理，向所述塑封区喷洒塑封料，且对所述塑封料进行固化处理，形成覆盖所述器件晶圆和所述芯片侧壁的塑封层；在所述塑封层中形成围绕各个所述第一芯片的沟槽；在所述沟槽中和第一芯片上方形成导电材料；位于所述沟槽中的导电材料为导电侧壁，位于所述第一芯片上方的导电材料为导电层，用于与所述导电侧壁相连构成屏蔽壳体。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过向塑封区喷洒塑封料的方式形成塑封层，形成覆盖芯片侧壁的塑封层，避免了现有形成塑封层中芯片受到注塑压力的问题，从而防止芯片发生变形或者破裂，并且，采用选择性喷涂处理的方式能够形成仅覆盖芯片侧壁的塑封层，因此所述塑封层内部应力小，相应的所述塑封层与所述芯片之间的界面性能好，二者之间的粘附性强，保证所述塑封层对芯片具有良好的密封效果；因此，本发明提供的系统级封装方法，能够提高封装成品率。

附图说明

图1是一种晶圆级系统封装结构的结构示意图；

图2至图10是本发明晶圆级系统封装方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，采用现有的晶圆级封装方法制造的封装结构的性能有待提高。

参考图1，一种晶圆级系统封装结构包括：器件晶圆10以及键合于所述器件晶圆10的多个芯片20，所述多个芯片20中待屏蔽的芯片为第一芯片13；覆盖所述多个芯片20的塑封层12；位于所述塑封层12中且围绕各个所述第一芯片13的导电侧壁151，位于所述第一芯片13上方封装层12表面的导电材料为导电层152，用于与所述导电侧壁151构成屏蔽壳体15。