[发明专利]介电间隙填充

说明书

通常，提供关于用介电材料填充间隙的实例，例如填充用于浅沟槽隔离(STI)的鳍之间的沟槽。在一个实施例中，使用原子层沉积(ALD)工艺将第一介电材料共形地沉积在沟槽中。在共形地沉积第一介电材料之后，第一介电材料被转换为第二介电材料。在进一步的实例中，第一介电材料可以共形地沉积在另一个沟槽中，并且填充介电材料可以流入其他沟槽中并被转换。本发明实施例涉及介电间隙填充。

技术领域

本发明实施例涉及介电间隙填充。

背景技术

半导体集成电路(IC)产业经历了指数增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC演变过程中，功能密度(例如，每芯片面积上的互连器件的数量)通常增加，而几何尺寸(例如，可使用制造工艺产生的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。

随着器件按比例缩小，制造商已经开始使用新的和不同的材料和/或材料的组合来促进器件的按比例缩小。单独以及与新的和不同的材料结合使用的按比例缩小，也带来了前几代IC在较大几何形状下可能无法呈现的挑战。

发明内容

根据本发明的一些实施例，提供了一种半导体处理的方法，所述方法包括：使用原子层沉积(ALD)工艺在沟槽中共形地沉积第一介电材料；和在共形地沉积所述第一介电材料之后，将所述第一介电材料转换成第二介电材料。

根据本发明的另一些实施例，还提供了一种半导体结构，包括：衬底，具有第一鳍和第二鳍，所述第一鳍的第一侧壁面向所述第二鳍的第二侧壁，宽度为所述第一鳍的第一侧壁至所述第二鳍的第二侧壁，所述宽度小于10nm；介电隔离件，设置在所述第一鳍的第一侧壁和所述第二鳍的第二侧壁之间，所述介电隔离件的顶面位于所述第一侧壁或所述第二侧壁的顶部下方，所述介电隔离件从所述第一鳍的第一侧壁延伸至所述第二鳍的第二侧壁而在其中没有空隙；以及栅极结构，设置在所述介电隔离件上方，并且沿着所述第一鳍的第一侧壁和所述第二鳍的第二侧壁并且位于所述第一鳍的第一侧壁和所述第二鳍的第二侧壁上方。

根据本发明的另一些实施例，还提供了一种半导体处理的方法，所述方法包括：在衬底中的第一沟槽和第二沟槽中共形地沉积第一介电材料，所述第一沟槽限定在第一鳍和第二鳍之间，所述第二沟槽限定在第三鳍和第四鳍之间，所述第二沟槽比所述第一沟槽宽；在共形地沉积所述第一介电材料之后，使所述第二介电材料流入所述第二沟槽中；和将所述第一介电材料转换为第三介电材料，并且将所述第二介电材料转换为第四介电材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A-1B、2、3、4、5A-5B、6、7A-7B和8A-8B是根据一些实施例的在用于形成鳍式场效应晶体管(FinFET)的示例性工艺期间的各个阶段的相应中间结构的视图。

图9至14是各种前体气体的化合物的示意图。

图15是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。

图16是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。

图17是根据一些实施例的用于填充一个或多个沟槽的方法的流程图。

具体实施方式