[发明专利]存储器件的缓冲器控制电路

权利要求书

1.一种存储器件，包括：

目标时钟发生电路，适用于：通过将内部时钟的频率以设定比率分频来产生目标时钟；

延迟电路，适用于：同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；

标志检测电路，适用于：基于所述目标时钟对所述第一延迟时钟至所述第N延迟时钟滤波以产生第一标志信号至第N标志信号，并且将所述第一标志信号至所述第N标志信号解码以产生第一电流控制信号至第N-1电流控制信号；以及

缓冲器电路，适用于：基于所述第一电流控制信号至所述第N-1电流控制信号来调节电流量，并且使用调节的所述电流量来缓冲从外部输入的信号。

2.如权利要求1所述的存储器件，还包括：

操作控制电路，适用于：基于所述目标时钟、全局复位信号和时钟使能信号来产生用于将所述目标时钟发生电路和所述延迟电路使能的操作控制信号。

3.如权利要求2所述的存储器件，其中，所述操作控制电路基于所述全局复位信号的去激活时刻来激活所述操作控制信号，或者在从所述时钟使能信号的去激活时刻开始经过了第一时间之后来激活所述操作控制信号，以及

所述操作控制电路基于所述目标时钟来去激活所述操作控制信号。

4.如权利要求3所述的存储器件，其中，所述标志检测电路在从所述时钟使能信号的所述去激活时刻开始经过了比所述第一时间更短的第二时间之后产生所述第一电流控制信号至所述第N-1电流控制信号，使得所述缓冲器电路中使用的所述电流量最小化。

5.如权利要求4所述的存储器件，

其中，所述第一时间对应于时间tCKSRE，所述时间tCKSRE是自刷新模式进入SRE或掉电模式进入PDE之后的有效时钟要求，

其中，与命令路径禁止延迟时间tCPDED相对应的所述第二时间被设置成所述内部时钟的预定周期。

6.如权利要求2所述的存储器件，其中，所述操作控制电路包括：

反馈块，适用于：产生基于所述目标时钟来脉冲的反馈信号；

第一延迟块，适用于：输出在所述时钟使能信号的去激活时刻之后经过了第一时间之后来脉冲的第一延迟信号；以及

信号输出块，适用于：基于所述全局复位信号或所述第一延迟信号来激活所述操作控制信号，以及基于所述反馈信号来去激活所述操作控制信号。

7.如权利要求2所述的存储器件，其中，所述目标时钟发生电路包括：

设置信号发生块，适用于：基于所述操作控制信号和所述内部时钟来产生设置信号；

复位信号发生块，适用于：通过对所述内部时钟计数来产生计数信号，并且在所述计数信号达到目标值时产生局部复位信号；以及

锁存块，适用于：基于所述设置信号来激活所述目标时钟，以及基于所述局部复位信号来去激活所述目标时钟。

8.如权利要求2所述的存储器件，其中，所述延迟电路包括彼此串联耦接的第一脉冲发生块至第N脉冲发生块，

其中，所述第一脉冲发生块基于所述操作控制信号来激活，并且输出距离所述目标时钟的上升沿具有所述第一脉冲宽度的所述第一延迟时钟，以及

所述第二脉冲发生块至所述第N脉冲发生块从相应的前级接收信号，并且输出距离所述目标时钟的上升沿具有所述第二脉冲宽度至所述第N脉冲宽度的所述第二延迟时钟至所述第N延迟时钟。