[发明专利]存储器件的缓冲器控制电路

说明书

本发明提供一种存储器件的缓冲器控制电路。所述存储器件包括：目标时钟发生电路，适用于通过将内部时钟的频率以设定比率分频来产生目标时钟；延迟电路，适用于同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；标志检测电路，适用于基于所述目标时钟对所述第一延迟时钟至第N延迟时钟滤波以产生第一标志信号至第N标志信号，并且将所述第一标志信号至第N标志信号解码以产生第一电流控制信号至第(N‑1)电流控制信号；以及缓冲器电路，适用于基于所述第一电流控制信号至第(N‑1)电流控制信号来调节电流量，并且使用调节的电流量来缓冲从外部输入的信号。

相关申请的交叉引用

本申请要求2018年8月14日向韩国知识产权局提交的申请号为10-2018-0094932的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的各个示例性实施例总体而言涉及一种半导体设计技术。更具体地，本公开涉及一种包括缓冲器电路的存储器件，所述缓冲器电路能够根据操作速度来控制其中的电流量。

背景技术

一般而言，在诸如个人计算机(PC)、工作站、服务器计算机或通信系统的数据处理系统中，采用具有安装在模块板上的多个存储器件的存储模块作为用于储存数据的存储器。

近来，需要高速数据处理以用于多媒体的快速发展。因此，安装在存储模块上的存储器件的操作频率趋向于逐渐增加以提升数据处理系统的操作速度。相应地，当因传输线上的信号反射和信号干扰引起的信号失真被加强时，难以保证信号完整性(SI)，由此导致限制高速操作的担忧。

例如，具有双倍数据速度(DDR)类型(其中数据同步于系统时钟的上升沿和下降沿来传送)的同步动态随机存取存储器(SDRAM)正被开发成具有越来越高的操作速度的DDR2SDRAM和DDR3SDRAM。相应地，更有必要确保配备有后继于DDR3SDRAM的SDRAM的存储模块中的信号完整性(SI)。

发明内容

本发明的各个实施例针对一种包括缓冲器电路的半导体器件，所述缓冲器电路能够根据操作速度来控制其中的电流量。

根据本发明的一个实施例，一种存储器件包括：目标时钟发生电路，适用于通过以设定比率将内部时钟的频率分频来产生目标时钟；延迟电路，适用于同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；标志检测电路，适用于基于所述目标时钟对所述第一延迟时钟至第N延迟时钟滤波以产生第一标志信号至第N标志信号，并且将所述第一标志信号至第N标志信号解码以产生第一电流控制信号至第(N-1)电流控制信号；以及缓冲器电路，适用于基于所述第一电流控制信号至第(N-1)电流控制信号来调节电流量，并且使用调节的电流量来缓冲从外部输入的信号。

根据本发明的一个实施例，一种存储系统包括：多个存储器件；以及存储器控制器，适用于传送数据给所述存储器件和从所述存储器件接收数据，并且提供命令/地址信号、时钟使能信号、全局复位信号和外部时钟以控制所述存储器件，其中，所述存储器件中的每个包括：时钟缓冲器电路，适用于基于所述时钟使能信号来接收所述外部时钟以输出内部时钟；缓冲器控制电路，适用于在通过所述时钟使能信号和所述全局复位信号限定的待机时段期间产生与所述内部时钟的频率相对应的电流控制信号；以及缓冲器电路，适用于基于所述电流控制信号来调节电流量，以及使用调节的电流量来缓冲所述命令/地址信号、所述控制信号和所述数据。

附图说明

图1是示意性地图示根据本公开的一个实施例的存储系统的框图。

图2是图示根据本公开的一个实施例的存储器件的框图。

图3是图2中所示的缓冲器控制电路的详细示图。

图4是用于描述基于存储器件的数据传送速率和图3中所示的缓冲器控制电路的信号的电流消耗量之间的关系的表。