[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括：第一导电层以及位于所述第一导电层上的介电层；形成位于所述介电层内并露出所述第一导电层的沟槽；形成保形覆盖所述沟槽的阻挡层；在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层；形成所述衬里层后，在所述沟槽内形成第二导电层。因为所述粘附层与阻挡层和衬里层之间的粘附性好，所以所述粘附层与衬里层之间，以及所述粘附层和阻挡层之间产生孔洞的概率降低，相应的，在所述第二导电层与介电层之间产生孔洞的概率降低，所述第二导电层与介电层的界面处的电迁移良好，可以提高器件的可靠性和良品率。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。

正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对电路连接的可靠性影响很大，严重时会影响半导体器件的正常工作。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：第一导电层以及位于所述第一导电层上的介电层；形成位于所述介电层内并露出所述第一导电层的沟槽；形成保形覆盖所述沟槽的阻挡层；在所述阻挡层上保形覆盖粘附层；在所述粘附层上保形覆盖衬里层；形成所述衬里层后，在所述沟槽内形成第二导电层。

可选的，所述粘附层的材料为Ru或W。

可选的，所述粘附层的厚度为10埃米至20埃米。

可选的，采用原子层沉积工艺或者物理气相沉积工艺形成所述粘附层。

可选的，采用物理气相沉积工艺形成阻挡层。

可选的，所述阻挡层的材料为TaN、Ta、Ti、TiN、ZrN和ZrTiN中的一种或多种。

可选的，所述阻挡层的厚度为10埃米至40埃米。

可选的，所述衬里层的材料包括Co、Al、W和Ti中的一种或多种。

可选的，采用化学气相沉积工艺形成衬里层。

可选的，所述衬里层的厚度为10埃米至40埃米。

可选的，所述第二导电层的材料包括Cu、Al或Co。

可选的，形成第二导电层的步骤包括：形成保形覆盖所述衬里层的种子层；向形成有所述种子层的所述沟槽中填充导电材料；去除露出所述沟槽的导电材料，形成第二导电层。

可选的，采用电化学电镀工艺在所述沟槽中填充导电材料。

可选的，所述半导体结构的形成方法还包括：在形成所述第二导电层后，对所述半导体结构进行退火处理。