[发明专利]介电膜、具备该介电膜的半导体存储元件以及制造方法

说明书

本发明提供一种介电膜，其由化学式为Besubgt;x/subgt;Msubgt;1‑x/subgt;O的化合物构成，所述M是碱土金属中的一种，所述x的值大于0且小于0.5，所述介电膜具有岩盐(rocksalt)结构作为常温稳定相。

技术领域

本发明涉及一种介电膜、具备该介电膜的半导体存储元件以及它们的制造方法，更详细而言，涉及一种同时具有存储器电容器的高介电常数以及高带隙的介电膜、具备该介电膜的半导体存储元件以及它们的制造方法。

背景技术

最近半导体产业发展迅猛，与此同时半导体元件的集成度呈几何级数的增长。对于DRAM存储元件，正在开发适用20nm以下级别的设计规则的超微细集成元件。超越20nm的10nm级别的设计规则的超微细集成DRAM元件的研发核心在于，具有高静电容量以及低泄漏电流的电容器技术。在DRAM元件中发挥记录信息作用的电容器要求具有与其元件大小无关的规定量以上的静电容量，然而随着元件的微细化，电容器的大小在变小。随着电容器的大小变小，与面积成比例的静电容量值必然变小，为了克服这种问题，需要采用具有高介电常数的介电体。并且，电容器介电体除了高介电常数以外，由于储存电荷的电容器的特性，为了减少电荷的损失，需要能够保持低泄漏电流。

因此，为了提升DRAM元件的集成度，对具有高介电常数的绝缘膜进行了很多研发。早期使用介电常数在10以下的硅氧化物(SiO₂)、铝氧化物(Al₂O₃)等，如今发展到介电常数大约为40左右的锆氧化物(ZrO₂)等，并且为了确保更大的静电容量，正在研发金红石(rutile)结构的TiO₂(介电常数约为80)或者SrTiO₃(介电常数100)等薄膜材料。

对介电体的泄漏电流产生重要影响的因素为介电薄膜的带隙。带隙越大的物质越能够在电极与介电体的界面形成高能障，因此能够确保低泄漏电流。但是一般来说介电常数与带隙成反比关系，因此物质的介电常数越大，其带隙就越小。例如，介电常数为3.9的SiO₂具有大约9eV的高带隙，而介电常数为80以上的TiO₂或者SrTiO₃具有大约3eV左右的小带隙。因此当使用具有高介电常数的物质时，为了减少泄漏电流，不得不使用厚度大的薄膜。

随着DRAM元件的设计规则降至20nm以下，出现了以往未曾有的薄膜厚度限制问题。DRAM元件大小骤减至20nm以下意味着可置介电薄膜以及上下部电极的空间极为有限。特别是考虑到堆叠(stack)结构的三维电容器形状，介电薄膜的厚度限制在大约5nm左右，非常薄。这种制约意味着采用介电常数更高的材料的以往的研发方向不再有效，必须采用能够在薄的厚度下也确保大带隙的材料。因此难以继续采用要求10nm以上厚度的SrTiO₃等高介电物质，必须采用能够在大约5nm的厚度下也确保低泄漏电流的新型物质。

【在先技术文献】

(专利文献1)韩国公开专利公报KR19990080412A(1999-11-05)

发明内容

所要解决的技术问题

本发明是为了解决上述的现有技术的问题而提出的，其目的在于，提供一种能够在确保电容器的低泄漏电流特性的同时提高介电常数的介电膜、具备该介电膜的半导体存储元件以及它们的制造方法。但是这些技术问题仅为例示，并不由此限定本发明的范围。

解决技术问题的方案

本发明的一实施方式提供一种用于解决上述技术问题的介电膜。所述介电膜由化学式为Be_xM_1-xO的化合物构成，所述M是碱土金属中的一种，所述x的值大于0且小于0.5，且具有岩盐(rocksalt)结构作为常温稳定相。