[发明专利]一种像素补偿电路版图结构及虚拟现实显示装置

权利要求书

1.一种像素补偿电路版图结构，其特征在于，包括第一薄膜晶体管(T1)、第二薄膜晶体管(T2)、第三薄膜晶体管(T3)、第四薄膜晶体管(T4)、第五薄膜晶体管(T5)、第六薄膜晶体管(T6)、第七薄膜晶体管(T7)、第八薄膜晶体管(T8)、电容(Cs)以及有机发光二极管(D1)；

所述第一薄膜晶体管(T1)的栅极电性连接于第二节点(N2)，第一端电性连接于所述第三薄膜晶体管(T3)的第二端，第二端电性连接于所述第四薄膜晶体管(T4)第二端；

所述第二薄膜晶体管(T2)的栅极电性连接于第二节点(N2)，第一端电性连接于第一节点(N1)，第二端电性连接于第三节点(N3)；

所述第三薄膜晶体管(T3)的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于数据信号线(Date)，第二端电性连接于第一薄膜晶体管(T1)第一端；

所述第四薄膜晶体管的栅极电性连接于扫描控制信号线(Sn)，第一端电性连接于第二节点(N2)，第二端电性连接于第三节点(N3)；

所述第五薄膜晶体管(T5)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于所述第七薄膜晶体管(T7)的第二端，第二端电性连接于所述第一节点(N1)；

所述第六薄膜晶体管(T6)的栅极电性连接于第二发光信号线(EN2)，第一端电性连接于第三节点(N3)，第二端电性连接于有机发光二极管(D1)的阳极；

所述第七薄膜晶体管(T7)的栅极电性连接于第一发光信号线(EN1)，第一端电性连接于电源电压(ELVDD)，第二端电性连接于第五薄膜晶体管(T5)的第一端；

所述第八薄膜晶体管(T8)的栅极电性连接于第二节点(N2)，第一端电性连接于第一薄膜晶体管(T1)的第一端，第二端电性连接于第一节点(N1)；其中，

所述第一发光信号线(EN1)、第二发光信号线(EN2)以及扫描控制信号线(Sn)依次平行排列；

所述第七薄膜晶体管(T7)、第五薄膜晶体管(T5)、第二薄膜晶体管(T2)、第一薄膜晶体管(T1)、以及第三薄膜晶体管(T3)沿所述第一发光信号线(EN1)朝向所述扫描控制信号线(Sn)方向依次排列，所述第二薄膜晶体管(T2)、第一薄膜晶体管(T1)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间；

所述第六薄膜晶体管(T6)以及第四薄膜晶体管(T4)位于所述第二薄膜晶体管(T2)的同一侧，所述第六薄膜晶体管(T6)与所述第五薄膜晶体管(T5)并排设置，所述第四薄膜晶体管(T4)与所述第三薄膜晶体管(T3)并排设置；

所述电容(Cs)第一端电性连接于第二节点(N2)，第二端电性连接于电源电压(ELVDD)。

2.根据权利要求1所述的像素补偿电路版图结构，其特征在于，所述第八薄膜晶体管(T8)位于所述第二发光信号线(EN2)与所述扫描控制信号线(Sn)之间，且位于所述第二薄膜晶体管(T2)远离所述第六薄膜晶体管(T6)的一侧。

3.根据权利要求2所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道同层排列。

4.根据权利要求3所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的第一端、第二端以及沟道采用同一层半导体材料形成。

5.根据权利要求3所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)、第二薄膜晶体管(T2)以及第八薄膜晶体管(T8)的栅极连为一体而形成一个栅极图形(01)，所述第二节点(N2)位于所述栅极图形(01)的下方。

6.根据权利要求5所述的像素补偿电路版图结构，其特征在于，所述第四薄膜晶体管(T4)的第一端通过过孔(02)和桥接金属(03)连接到所述第二节点(N2)。

7.根据权利要求1-6任一项所述的像素补偿电路版图结构，其特征在于，所述第一薄膜晶体管(T1)至所述第八薄膜晶体管(T8)的沟道呈“H”字型排列。