[发明专利]一种MOL工艺中晶体管引脚提取和绕线的方法

说明书

本发明提供一种MOL工艺中晶体管引脚提取和绕线的方法，先将目标器件与其他器件进行隔离，保证测试器件不受周边器件电参数的影响，然后，遍历所有连接引脚的可能位置，并自动、快速定位到最优连接点。

技术领域

本发明是关于半导体设计和生产领域，特别涉及一种MOL工艺中晶体管引脚提取和绕线的方法。

背景技术

随着摩尔定律的发展，晶体管尺寸越来越小，从180nm、130nm到现在的28nm、14nm、7nm、甚至5nm、3nm，从铝栅工艺到硅栅工艺，到STI、double damascene copper、low-kdielectrics、SADP、SAQP、L-E-L-E等先进工艺方法的出现。先进工艺中出现很多MOL工艺(mid end of line process，中端工艺)，例如在FinFET工艺下，由于复杂的工艺方法，出现了很多像M0、MA等这些在metal1之前的关系复杂连接层，相应的版图设计也变得越加复杂。

在任何工艺下，功能电路中关键器件的性能都很受关注。

在传统工艺中，未引入MOL工艺的概念，在设计测试功能芯片内关键器件测试的版图时，不需要对CT(通孔)布局进行处理，只需保留目标器件的CT，然后将其pin(引脚)通过高层金属连接到PAD(焊盘)，具体可参考图2至图5。

而在先进工艺中，MOL中的CT会出现如图1所示的连接关系，对整个GDS版图中的某个器件进行处理时，CT放置的条件会更加苛刻，布局更加复杂，增加了版图的布局和绕线设计的复杂性。因此，在设计测试功能芯片内关键器件的版图时，需要对MOL的某些层进行重新布局。但现有的软件布局绕线技术主要针对于测试器件的端口到金属层之间的连接关系比较简单的情况，而在MOL工艺中，关键层(如：VG/VD，即将源极、漏极或者栅极连接至第一层金属层M0的通孔)的布局只能限定在某一区域内且MOL内的绕线层是单向走线，很容易造成两个CT short(通孔短路)的情况，目前还无法实现对MOL中某些层(如：VG/VD)自动布局布线。

另一方面，在传统工艺中，设计功能芯片中关键器件测试的版图时，不需要考虑leakage path(漏电路径)带来的影响。在引入MOL工艺后，需要考虑由于leakage path的引入，造成测量结果误差较大的问题，而现阶段还没有解决这方面问题的相应技术。

发明内容

在集成电路芯片制造包括极其复杂的工艺过程，在版图设计中会涉及到若干工艺图层，通常使用不同颜色或背景的多边形来表示，这些多边形的通常还使用不同的名称标注加以区别，比如晶体管的有源区使用AA来表示，AA区是指被源/漏极和导电所覆盖的区域，MD是指覆盖源/漏极的层，GT是指覆盖栅极的层，版图中用于引线连接的金属层通常使用M0、M1等来表示。

本发明的主要目的在于克服现有技术中的不足，提供一种在MOL工艺下设计功能芯片中关键器件测试的版图时，能实现目标器件的晶体管自动完成引脚提取和绕线的方法。为实现上述技术目的，本发明的解决方案是：

提供一种MOL工艺中晶体管引脚提取和绕线的方法，具体包括下述步骤：

步骤(1)：读入原始版图文件，并获取所有待测器件的位置坐标和类型；

步骤(2)：取原始版图文件，并确定至少一个待测器件作为目标器件；

步骤(3)：识别出每个目标器件已有的将源极、漏极或者栅极连接至第一层金属层M0的通孔，并获取上述通孔的位置信息存储作为该目标器件的原始通孔位置；

步骤(4)：对目标器件的版图进行处理：删除所有待测器件(包括目标器件)已有的将源极、漏极或者栅极连接至M0的通孔，以及目标器件的M0上所有已有的绝缘层；

步骤(5)：查找每个目标器件中所有能将源极、漏极或者栅极连接至M0的位置，得到每个目标器件的通孔位置列表；