[发明专利]一种IP与EFPGA端口连接方法及其优选方法有效
| 申请号： | 201811641453.7 | 申请日： | 2018-12-29 |
| 公开（公告）号： | CN109740247B | 公开（公告）日： | 2023-04-18 |
| 发明（设计）人： | 靳松;王海力;连荣椿;马明 | 申请（专利权）人： | 京微齐力(北京)科技有限公司 |
| 主分类号： | G06F30/34 | 分类号： | G06F30/34 |
| 代理公司： | 北京亿腾知识产权代理事务所(普通合伙) 11309 | 代理人： | 陈霁 |
| 地址： | 100080 北京市海淀区*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 ip efpga 端口 连接 方法 及其 优选 | ||
1.一种IP与EFPGA的优选端口连接方法，其特征在于，包括步骤：
使用硬件描述语言建立层次化设计工程，所述层次化设计工程中包含IP在欲连接EFPGA上的逻辑关系和顶层模块；
基于所述IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到所述顶层模块的端口上；
对所述层次化设计工程运行逻辑综合，输出综合结果；
所述综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；
当各IO具备合法位置后保存IO资源的位置信息；
对得到的IO资源的位置信息进行全局布局、详细布局和绕线，得到绕线的时序性能结果；
至少两次对综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果；
将多个所述时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。
2.根据权利要求1所述的方法，其特征在于，所述欲连接EFPGA的IO模块的单侧端口的IO资源分为输入资源组和输出资源组；所述综合结果中的每一个IO根据方向性，选择所述输入资源组或所述输出资源组中的任一合法IO资源进行分配。
3.根据权利要求1所述的方法，其特征在于，所述至少两次对综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果，包括：
至少两次对综合结果中的每一个IO选择欲连接EFPGA同侧的单侧端口的IO资源中的任一合法IO资源进行分配，保存每次的IO资源的位置信息及其对应的时序性能结果。
4.根据权利要求1所述的方法，其特征在于，所述硬件描述语言为VHDL或Verilog语言。
5.根据权利要求1所述的方法，其特征在于，所述层次化设计工程根据所述欲连接EFPGA进行设计。
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