[发明专利]一种功率半导体MOS器件及其制备方法

权利要求书

1.一种功率半导体MOS器件，所述的功率半导体MOS器件包括有：

位于底部的漏电极；

位于漏电极之上的半导体衬底，所述的半导体衬底包括N⁺型掺杂的半导体基底区、N型掺杂的漂移区、位于N型漂移区表面的P型体区、位于P型体区表面的N⁺型源极区以及P⁺欧姆接触区；

和所述的N型漂移区和P型体区相连接的栅介质层；

位于栅介质层上的栅电极和源极电极，所述的源极电极与N⁺型源极区和P⁺欧姆接触区分别相连，所述的栅电极与所述源极电极之间通过层间介质层相隔；

其特征在于，所述的P型体区内部设有N型掺杂的沟道埋层，所述的沟道埋层与其临近的N⁺型源极区和漂移区相连，并和其临近的栅介质层相隔，所述的栅介质层包括有与P型体区和漂移区接触的可发生电子隧穿效应的第一栅介质层、位于第一栅介质层上的用于捕获从第一栅介质层隧穿而来的电子并使其成为固定负电荷的第二栅介质层以及位于第二栅介质层上的用于隔离第二栅介质层与栅电极的第三栅介质层。

2.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的第一栅介质层由氧化硅或/和氧化铝材料构成，所述的第二栅介质层由氮化硅或/和硅纳米晶体材料构成，所述的第三栅介质层由氧化硅或/和氧化铝材料构成。

3.如权利要求2所述的一种功率半导体MOS器件，其特征在于，第一栅介质层的厚度为1nm～10nm，第二栅介质层的厚度为30nm～200nm，所述第三栅介质层的厚度在10nm～100nm。

4.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层距离对应的第一栅介质层的间距在0.05～0.3微米。

5.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层厚度在0.1～0.5微米。

6.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的沟道埋层的掺杂浓度在1e¹⁶cm^-3～1e¹⁸cm^-3。

7.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的半导体衬底的材料为碳化硅。

8.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的N型掺杂的沟道埋层在器件关断时处于耗尽状态。

9.如权利要求1所述的一种功率半导体MOS器件，其特征在于，所述的N型掺杂的沟槽埋层在器件导通时不被完全耗尽，其未被耗尽的部分作为电子的导通通道。

10.如权利要求1-9任意一权利要求所述的一种功率半导体MOS器件，其特征在于，所述的栅介质层位于N型漂移区和P型体区上方。