[发明专利]一种DDR时钟路径及其低功耗的占空比校正电路

说明书

本发明一种DDR时钟路径及其低功耗的占空比校正电路，电路包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路；时钟路径包括依次连接的RCV电路、低功耗的占空比校正电路、DLL电路和DCC电路。电路能够在满足占空比要求的情况下，通过直通电路进行直接输出，在不满足要求的情况下再通过反向传输电路进行占空比调节，极大的提高了传输效率，降低了器件功耗，还减小了器件的面积；链路短，处理快，设置到DDR时钟路径中，能有效解决DRAM时钟系统中时钟在时钟路径上丢失的问题。

技术领域

本发明涉及DRAM的空比校正电路，具体为一种DDR时钟路径及其低功耗的占空比校正电路。

背景技术

传统占空比矫正电路，主要由DCC延迟链1、DCC延迟链2、鉴相器、控制器和时钟合成器等组成，如图1所示。时钟000经过DCC延迟链1和DCC延迟链2后得到时钟360，时钟000和时钟360在鉴相器中进行相位比较，控制器根据鉴相器的输出来增加或减少DCC延迟链的长度，直到时钟000和时钟360的相位对齐。当时钟000和时钟360的相位对齐后，时钟180和时钟000的延迟时间刚好为半个时钟周期。时钟000和时钟180在时钟合成器中组合得到输出时钟，如图2所示。其由于涉及两个延迟链，以及相关配合电路，在实现占空比调整时，功耗高，面积大，电路复杂；同时其在DDR时钟路径上使用在容易造成时钟信号的丢失。

发明内容

针对现有技术中存在的问题，本发明提供一种DDR时钟路径及其低功耗的占空比校正电路，结构简单，设计合理，功耗低，面积小，电路简单可靠。

本发明是通过以下技术方案来实现：

一种低功耗的占空比校正电路，包括依次连接在时钟输入端和时钟输出端之间的耦合电路、反相传输电路和输出电路，输入端和输出端分别连接时钟输入端和时钟输出端的直通电路，以及连接在反相传输电路输出端和输入端之间的反馈电路。

优选的，所述的耦合电路包括依次连接的电阻R1和电容C3，以及一端设置在电阻R1和电容C3之间的电容C1，电容C1的另一端接地。

优选的，反相传输电路包括依次连接的奇数个反相器。

优选的，所述的输出电路包括一个反相器。

优选的，所述的直通电路包括依次连接三态反相器组和反相器组，三态反相器组内的三态反相器为偶数个，反相器组内的反相器为偶数个；三态反相器的使能端连接使能信号，反使能端连接反相使能信号。

优选的，输出电路的输出和直通电路的输出经连接的数据选择器选择后输出连接时钟输出端，数据选择器的控制端连接使能信号。

进一步，所述的反馈电路包括依次连接在反相传输电路输出端和输入端之间的传输门和共模反馈电路，共模反馈电路的输出端连接MOSE管M1的源极，MOSE管M1的漏极接地；使能信号经使能反相器分别连接MOSE管M1的栅极和传输门的控制输入端；传输门的控制输出端连接数据选择器的控制端。

进一步，共模反馈电路包括连接在传输门和MOSE管M1源极之间的电阻R2，以及一端连接在电阻R2和MOSE管M1源极之间，另一端接地的电容C3。

一种DDR时钟路径，包括依次连接的RCV电路、上述任意一项所述的低功耗的占空比校正电路、DLL电路和DCC电路。

进一步，低功耗的占空比校正电路的输入端连接时钟信号CLKRCV，输出端输出占空比50％的时钟信号CLKLP。

与现有技术相比，本发明具有以下有益的技术效果：